led_latcha.v

来自「这是一个给予FPGA的动态显示代码」· Verilog 代码 · 共 25 行

module led_latcha(sclk,xrst,led_dc,red,r_data,red_data,grn_data);
input sclk,xrst,led_dc,red;
input [15:0]r_data;
output [15:0]red_data,grn_data;
reg [15:0]red_data,grn_data;
reg [15:0]led_red;
always@(posedge sclk or negedge xrst)begin
  if(xrst==1'b0)begin
    red_data<=16'hffff;
    grn_data<=16'hffff;
                end
  else if(red==1'b1)begin
         led_red<=r_data;
                    end
  else if(led_dc==1'b1)begin
         red_data<=~led_red;
         grn_data<=~r_data;
                       end
  else begin
    red_data<=red_data;
    grn_data<=grn_data;
       end
                                      end
endmodule