serial.fit.rpt

利用VHDL语言编写的串口程序

; en[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; en[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; en[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; en[7]       ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[0] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[1] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[2] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[3] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[4] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[5] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[6] ; Output   ; --            ; --            ; --                    ; --  ;
; seg_data[7] ; Output   ; --            ; --            ; --                    ; --  ;
; lowbit      ; Output   ; --            ; --            ; --                    ; --  ;
+-------------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------------+
; Pad To Core Delay Chain Fanout                          ;
+---------------------------+-------------------+---------+
; Source Pin / Fanout       ; Pad To Core Index ; Setting ;
+---------------------------+-------------------+---------+
; rst                       ;                   ;         ;
;      - clkbaud8x          ; 1                 ; OFF     ;
;      - div8_tras_reg[2]   ; 1                 ; OFF     ;
;      - div8_tras_reg[1]   ; 1                 ; OFF     ;
;      - div8_tras_reg[0]   ; 1                 ; OFF     ;
;      - state_tras[3]      ; 1                 ; OFF     ;
;      - txd_buf[0]         ; 1                 ; OFF     ;
;      - trasstart          ; 1                 ; OFF     ;
;      - state_tras[2]      ; 1                 ; OFF     ;
;      - state_tras[1]      ; 1                 ; OFF     ;
;      - state_tras[0]      ; 1                 ; OFF     ;
;      - send_state[2]      ; 1                 ; OFF     ;
;      - send_state[1]      ; 1                 ; OFF     ;
;      - send_state[0]      ; 1                 ; OFF     ;
;      - txd_reg            ; 1                 ; OFF     ;
;      - key_entry2         ; 1                 ; OFF     ;
;      - div8_rec_reg[2]    ; 1                 ; OFF     ;
;      - div8_rec_reg[1]    ; 1                 ; OFF     ;
;      - div8_rec_reg[0]    ; 1                 ; OFF     ;
;      - state_rec[2]       ; 1                 ; OFF     ;
;      - state_rec[1]       ; 1                 ; OFF     ;
;      - state_rec[0]       ; 1                 ; OFF     ;
;      - state_rec[3]       ; 1                 ; OFF     ;
;      - rxd_reg2           ; 1                 ; OFF     ;
;      - txd_buf[1]         ; 1                 ; OFF     ;
;      - key_entry1         ; 1                 ; OFF     ;
;      - div_reg[14]        ; 1                 ; OFF     ;
;      - div_reg[13]        ; 1                 ; OFF     ;
;      - div_reg[12]        ; 1                 ; OFF     ;
;      - div_reg[10]        ; 1                 ; OFF     ;
;      - div_reg[9]         ; 1                 ; OFF     ;
;      - div_reg[8]         ; 1                 ; OFF     ;
;      - div_reg[5]         ; 1                 ; OFF     ;
;      - div_reg[4]         ; 1                 ; OFF     ;
;      - div_reg[6]         ; 1                 ; OFF     ;
;      - div_reg[1]         ; 1                 ; OFF     ;
;      - div_reg[0]         ; 1                 ; OFF     ;
;      - div_reg[2]         ; 1                 ; OFF     ;
;      - recstart_tmp       ; 1                 ; OFF     ;
;      - rxd_reg1           ; 1                 ; OFF     ;
;      - txd_buf[2]         ; 1                 ; OFF     ;
;      - cnt_delay[18]      ; 1                 ; OFF     ;
;      - cnt_delay[13]      ; 1                 ; OFF     ;
;      - cnt_delay[12]      ; 1                 ; OFF     ;
;      - cnt_delay[10]      ; 1                 ; OFF     ;
;      - cnt_delay[16]      ; 1                 ; OFF     ;
;      - cnt_delay[15]      ; 1                 ; OFF     ;
;      - cnt_delay[14]      ; 1                 ; OFF     ;
;      - cnt_delay[9]       ; 1                 ; OFF     ;
;      - cnt_delay[7]       ; 1                 ; OFF     ;
;      - cnt_delay[6]       ; 1                 ; OFF     ;
;      - cnt_delay[4]       ; 1                 ; OFF     ;
;      - cnt_delay[3]       ; 1                 ; OFF     ;
;      - cnt_delay[2]       ; 1                 ; OFF     ;
;      - cnt_delay[0]       ; 1                 ; OFF     ;
;      - cnt_delay[8]       ; 1                 ; OFF     ;
;      - cnt_delay[19]      ; 1                 ; OFF     ;
;      - txd_buf[3]         ; 1                 ; OFF     ;
;      - start_delaycnt     ; 1                 ; OFF     ;
;      - txd_buf[4]         ; 1                 ; OFF     ;
;      - txd_buf[5]         ; 1                 ; OFF     ;
;      - txd_buf[6]         ; 1                 ; OFF     ;
;      - cnt_delay[17]      ; 1                 ; OFF     ;
;      - cnt_delay[11]      ; 1                 ; OFF     ;
;      - cnt_delay[5]       ; 1                 ; OFF     ;
;      - cnt_delay[1]       ; 1                 ; OFF     ;
;      - div_reg[15]        ; 1                 ; OFF     ;
;      - div_reg[11]        ; 1                 ; OFF     ;
;      - div_reg[7]         ; 1                 ; OFF     ;
;      - div_reg[3]         ; 1                 ; OFF     ;
;      - recstart           ; 1                 ; OFF     ;
;      - rxd_buf[4]         ; 1                 ; OFF     ;
;      - rxd_buf[5]         ; 1                 ; OFF     ;
;      - rxd_buf[6]         ; 1                 ; OFF     ;
;      - rxd_buf[3]         ; 1                 ; OFF     ;
;      - rxd_buf[2]         ; 1                 ; OFF     ;
;      - rxd_buf[1]         ; 1                 ; OFF     ;
;      - rxd_buf[7]         ; 1                 ; OFF     ;
;      - rxd_buf[0]         ; 1                 ; OFF     ;
; clk                       ;                   ;         ;
; key_input                 ;                   ;         ;
;      - key_entry1         ; 1                 ; ON      ;
;      - start_delaycnt~225 ; 1                 ; ON      ;
; rxd                       ;                   ;         ;
;      - rxd_reg1           ; 0                 ; ON      ;
+---------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                          ;
+---------------------+---------------+---------+---------------------------------------+--------+----------------------+------------------+
; Name                ; Location      ; Fan-Out ; Usage                                 ; Global ; Global Resource Used ; Global Line Name ;
+---------------------+---------------+---------+---------------------------------------+--------+----------------------+------------------+
; clk                 ; PIN_152       ; 39      ; Clock                                 ; yes    ; Global clock         ; GCLK7            ;
; clkbaud8x           ; LC_X8_Y10_N0  ; 40      ; Clock                                 ; yes    ; Global clock         ; GCLK2            ;
; div8_rec_reg[1]~52  ; LC_X27_Y10_N2 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_rec_reg[2]~51  ; LC_X27_Y10_N9 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_tras_reg[1]~60 ; LC_X9_Y7_N6   ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_tras_reg[2]~59 ; LC_X9_Y7_N8   ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; key_entry2          ; LC_X10_Y10_N6 ; 18      ; Clock enable, Sync. clear, Sync. load ; no     ; --                   ; --               ;
; recstart            ; LC_X26_Y9_N8  ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; recstart~109        ; LC_X26_Y9_N2  ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; reduce_nor~232      ; LC_X8_Y10_N2  ; 5       ; Clock enable                          ; no     ; --                   ; --               ;
; reduce_nor~5        ; LC_X26_Y9_N8  ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; rst                 ; PIN_67        ; 78      ; Async. clear                          ; yes    ; Global clock         ; GCLK3            ;
; rxd_buf[7]~75       ; LC_X27_Y9_N4  ; 8       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[1]~118   ; LC_X9_Y8_N8   ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[2]~116   ; LC_X9_Y8_N7   ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[2]~117   ; LC_X9_Y8_N1   ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; start_delaycnt      ; LC_