📄 at91sam9m10.h
字号:
#define AT91C_DDRC2_TRC_1 (0x1 << 12) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TRC_2 (0x2 << 12) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TRC_3 (0x3 << 12) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TRC_4 (0x4 << 12) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TRC_5 (0x5 << 12) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TRC_6 (0x6 << 12) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TRC_7 (0x7 << 12) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TRC_8 (0x8 << 12) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TRC_9 (0x9 << 12) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TRC_10 (0xA << 12) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TRC_11 (0xB << 12) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TRC_12 (0xC << 12) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TRC_13 (0xD << 12) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TRC_14 (0xE << 12) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TRC_15 (0xF << 12) // (HDDRSDRC2) Value : 15
#define AT91C_DDRC2_TRP (0xF << 16) // (HDDRSDRC2) Row precharge delay
#define AT91C_DDRC2_TRP_0 (0x0 << 16) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TRP_1 (0x1 << 16) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TRP_2 (0x2 << 16) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TRP_3 (0x3 << 16) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TRP_4 (0x4 << 16) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TRP_5 (0x5 << 16) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TRP_6 (0x6 << 16) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TRP_7 (0x7 << 16) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TRP_8 (0x8 << 16) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TRP_9 (0x9 << 16) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TRP_10 (0xA << 16) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TRP_11 (0xB << 16) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TRP_12 (0xC << 16) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TRP_13 (0xD << 16) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TRP_14 (0xE << 16) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TRP_15 (0xF << 16) // (HDDRSDRC2) Value : 15
#define AT91C_DDRC2_TRRD (0xF << 20) // (HDDRSDRC2) Active bankA to Active bankB
#define AT91C_DDRC2_TRRD_0 (0x0 << 20) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TRRD_1 (0x1 << 20) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TRRD_2 (0x2 << 20) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TRRD_3 (0x3 << 20) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TRRD_4 (0x4 << 20) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TRRD_5 (0x5 << 20) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TRRD_6 (0x6 << 20) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TRRD_7 (0x7 << 20) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TRRD_8 (0x8 << 20) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TRRD_9 (0x9 << 20) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TRRD_10 (0xA << 20) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TRRD_11 (0xB << 20) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TRRD_12 (0xC << 20) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TRRD_13 (0xD << 20) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TRRD_14 (0xE << 20) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TRRD_15 (0xF << 20) // (HDDRSDRC2) Value : 15
#define AT91C_DDRC2_TWTR (0x1 << 24) // (HDDRSDRC2) Internal write to read delay
#define AT91C_DDRC2_TWTR_0 (0x0 << 24) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TWTR_1 (0x1 << 24) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TMRD (0xF << 28) // (HDDRSDRC2) Load mode register command to active or refresh command
#define AT91C_DDRC2_TMRD_0 (0x0 << 28) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TMRD_1 (0x1 << 28) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TMRD_2 (0x2 << 28) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TMRD_3 (0x3 << 28) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TMRD_4 (0x4 << 28) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TMRD_5 (0x5 << 28) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TMRD_6 (0x6 << 28) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TMRD_7 (0x7 << 28) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TMRD_8 (0x8 << 28) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TMRD_9 (0x9 << 28) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TMRD_10 (0xA << 28) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TMRD_11 (0xB << 28) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TMRD_12 (0xC << 28) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TMRD_13 (0xD << 28) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TMRD_14 (0xE << 28) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TMRD_15 (0xF << 28) // (HDDRSDRC2) Value : 15
// -------- HDDRSDRC2_T1PR : (HDDRSDRC2 Offset: 0x10) Timing1 Register --------
#define AT91C_DDRC2_TRFC (0x1F << 0) // (HDDRSDRC2) row cycle delay
#define AT91C_DDRC2_TRFC_0 (0x0) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TRFC_1 (0x1) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TRFC_2 (0x2) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TRFC_3 (0x3) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TRFC_4 (0x4) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TRFC_5 (0x5) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TRFC_6 (0x6) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TRFC_7 (0x7) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TRFC_8 (0x8) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TRFC_9 (0x9) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TRFC_10 (0xA) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TRFC_11 (0xB) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TRFC_12 (0xC) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TRFC_13 (0xD) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TRFC_14 (0xE) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TRFC_15 (0xF) // (HDDRSDRC2) Value : 15
#define AT91C_DDRC2_TRFC_16 (0x10) // (HDDRSDRC2) Value : 16
#define AT91C_DDRC2_TRFC_17 (0x11) // (HDDRSDRC2) Value : 17
#define AT91C_DDRC2_TRFC_18 (0x12) // (HDDRSDRC2) Value : 18
#define AT91C_DDRC2_TRFC_19 (0x13) // (HDDRSDRC2) Value : 19
#define AT91C_DDRC2_TRFC_20 (0x14) // (HDDRSDRC2) Value : 20
#define AT91C_DDRC2_TRFC_21 (0x15) // (HDDRSDRC2) Value : 21
#define AT91C_DDRC2_TRFC_22 (0x16) // (HDDRSDRC2) Value : 22
#define AT91C_DDRC2_TRFC_23 (0x17) // (HDDRSDRC2) Value : 23
#define AT91C_DDRC2_TRFC_24 (0x18) // (HDDRSDRC2) Value : 24
#define AT91C_DDRC2_TRFC_25 (0x19) // (HDDRSDRC2) Value : 25
#define AT91C_DDRC2_TRFC_26 (0x1A) // (HDDRSDRC2) Value : 26
#define AT91C_DDRC2_TRFC_27 (0x1B) // (HDDRSDRC2) Value : 27
#define AT91C_DDRC2_TRFC_28 (0x1C) // (HDDRSDRC2) Value : 28
#define AT91C_DDRC2_TRFC_29 (0x1D) // (HDDRSDRC2) Value : 29
#define AT91C_DDRC2_TRFC_30 (0x1E) // (HDDRSDRC2) Value : 30
#define AT91C_DDRC2_TRFC_31 (0x1F) // (HDDRSDRC2) Value : 31
#define AT91C_DDRC2_TXSNR (0xFF << 8) // (HDDRSDRC2) Exit self refresh delay to Read command
#define AT91C_DDRC2_TXSNR_0 (0x0 << 8) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TXSNR_8 (0x8 << 8) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TXSNR_16 (0x10 << 8) // (HDDRSDRC2) Value : 16
#define AT91C_DDRC2_TXSNR_32 (0x20 << 8) // (HDDRSDRC2) Value : 32
#define AT91C_DDRC2_TXSNR_48 (0x30 << 8) // (HDDRSDRC2) Value : 48
#define AT91C_DDRC2_TXSNR_64 (0x40 << 8) // (HDDRSDRC2) Value : 64
#define AT91C_DDRC2_TXSNR_80 (0x50 << 8) // (HDDRSDRC2) Value : 80
#define AT91C_DDRC2_TXSNR_96 (0x60 << 8) // (HDDRSDRC2) Value : 96
#define AT91C_DDRC2_TXSNR_112 (0x70 << 8) // (HDDRSDRC2) Value : 112
#define AT91C_DDRC2_TXSNR_128 (0x80 << 8) // (HDDRSDRC2) Value : 128
#define AT91C_DDRC2_TXSNR_144 (0x90 << 8) // (HDDRSDRC2) Value : 144
#define AT91C_DDRC2_TXSNR_160 (0xA0 << 8) // (HDDRSDRC2) Value : 160
#define AT91C_DDRC2_TXSNR_176 (0xB0 << 8) // (HDDRSDRC2) Value : 176
#define AT91C_DDRC2_TXSNR_192 (0xC0 << 8) // (HDDRSDRC2) Value : 192
#define AT91C_DDRC2_TXSNR_208 (0xD0 << 8) // (HDDRSDRC2) Value : 208
#define AT91C_DDRC2_TXSNR_224 (0xE0 << 8) // (HDDRSDRC2) Value : 224
#define AT91C_DDRC2_TXSNR_240 (0xF0 << 8) // (HDDRSDRC2) Value : 240
#define AT91C_DDRC2_TXSNR_255 (0xFF << 8) // (HDDRSDRC2) Value : 255
#define AT91C_DDRC2_TXSRD (0xFF << 16) // (HDDRSDRC2) Exit self refresh delay to Read command
#define AT91C_DDRC2_TXSRD_0 (0x0 << 16) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TXSRD_8 (0x8 << 16) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TXSRD_16 (0x10 << 16) // (HDDRSDRC2) Value : 16
#define AT91C_DDRC2_TXSRD_32 (0x20 << 16) // (HDDRSDRC2) Value : 32
#define AT91C_DDRC2_TXSRD_48 (0x30 << 16) // (HDDRSDRC2) Value : 48
#define AT91C_DDRC2_TXSRD_64 (0x40 << 16) // (HDDRSDRC2) Value : 64
#define AT91C_DDRC2_TXSRD_80 (0x50 << 16) // (HDDRSDRC2) Value : 80
#define AT91C_DDRC2_TXSRD_96 (0x60 << 16) // (HDDRSDRC2) Value : 96
#define AT91C_DDRC2_TXSRD_112 (0x70 << 16) // (HDDRSDRC2) Value : 112
#define AT91C_DDRC2_TXSRD_128 (0x80 << 16) // (HDDRSDRC2) Value : 128
#define AT91C_DDRC2_TXSRD_144 (0x90 << 16) // (HDDRSDRC2) Value : 144
#define AT91C_DDRC2_TXSRD_160 (0xA0 << 16) // (HDDRSDRC2) Value : 160
#define AT91C_DDRC2_TXSRD_176 (0xB0 << 16) // (HDDRSDRC2) Value : 176
#define AT91C_DDRC2_TXSRD_192 (0xC0 << 16) // (HDDRSDRC2) Value : 192
#define AT91C_DDRC2_TXSRD_208 (0xD0 << 16) // (HDDRSDRC2) Value : 208
#define AT91C_DDRC2_TXSRD_224 (0xE0 << 16) // (HDDRSDRC2) Value : 224
#define AT91C_DDRC2_TXSRD_240 (0xF0 << 16) // (HDDRSDRC2) Value : 240
#define AT91C_DDRC2_TXSRD_255 (0xFF << 16) // (HDDRSDRC2) Value : 255
#define AT91C_DDRC2_TXP (0xF << 24) // (HDDRSDRC2) Exit Power-down delay to first command
#define AT91C_DDRC2_TXP_0 (0x0 << 24) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TXP_1 (0x1 << 24) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TXP_2 (0x2 << 24) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TXP_3 (0x3 << 24) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TXP_4 (0x4 << 24) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TXP_5 (0x5 << 24) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TXP_6 (0x6 << 24) // (HDDRSDRC2) Value : 6
#define AT91C_DDRC2_TXP_7 (0x7 << 24) // (HDDRSDRC2) Value : 7
#define AT91C_DDRC2_TXP_8 (0x8 << 24) // (HDDRSDRC2) Value : 8
#define AT91C_DDRC2_TXP_9 (0x9 << 24) // (HDDRSDRC2) Value : 9
#define AT91C_DDRC2_TXP_10 (0xA << 24) // (HDDRSDRC2) Value : 10
#define AT91C_DDRC2_TXP_11 (0xB << 24) // (HDDRSDRC2) Value : 11
#define AT91C_DDRC2_TXP_12 (0xC << 24) // (HDDRSDRC2) Value : 12
#define AT91C_DDRC2_TXP_13 (0xD << 24) // (HDDRSDRC2) Value : 13
#define AT91C_DDRC2_TXP_14 (0xE << 24) // (HDDRSDRC2) Value : 14
#define AT91C_DDRC2_TXP_15 (0xF << 24) // (HDDRSDRC2) Value : 15
// -------- HDDRSDRC2_T2PR : (HDDRSDRC2 Offset: 0x14) Timing2 Register --------
#define AT91C_DDRC2_TXARD (0xF << 0) // (HDDRSDRC2) Exit active power down delay to read command in 'Fast Exit' mode.
#define AT91C_DDRC2_TXARD_0 (0x0) // (HDDRSDRC2) Value : 0
#define AT91C_DDRC2_TXARD_1 (0x1) // (HDDRSDRC2) Value : 1
#define AT91C_DDRC2_TXARD_2 (0x2) // (HDDRSDRC2) Value : 2
#define AT91C_DDRC2_TXARD_3 (0x3) // (HDDRSDRC2) Value : 3
#define AT91C_DDRC2_TXARD_4 (0x4) // (HDDRSDRC2) Value : 4
#define AT91C_DDRC2_TXARD_5 (0x5) // (HDDRSDRC2) Value : 5
#define AT91C_DDRC2_TXARD_6 (0x6) // (HDDRSDRC2) Value : 6
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -