zz.mti verilog.txt

来自「用verilog写的仿ARM7的代码」· 文本 代码 · 共 12 行

`timescale 10 ns/1 ns

module test;
   reg set;
   parameter p=1.6;
initial
   begin
    $ monitor($ time,,"set=",set);
    # p set=0;
    # p set=1;
   end
endmodule