📄 fen.vhd
字号:
---------------------------------------
library ieee;
use ieee.std_logic_1164.all;
---------------------------------------
entity fen is
port (clk:in std_logic;
clk1:out std_logic);
end fen;
----------------------------------------
architecture fen_arc of fen is
begin
process (clk)
variable cnt : integer range 0 to 120;
begin
if clk'event and clk='1' then ---输入时钟频率12kHz,
if cnt=120 then
cnt:=0; ---120个时钟频率记一次数
clk1<='1'; ---输出时钟频率为100Hz
else
cnt:=cnt+1;
clk1<='0';
end if ;
end if ;
end process ;
end fen_arc ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -