3.txt

双向端口verilog 代码,用于既可输入

module IO(inner_port,out_en,outer_port);
input out_en;
inout [32:0] inner_port;
inout [32:0] outer_port;
assign outer_port=(out_en==1)?inner_port:32'hzzzzzzzz;
assign inner_port=(out_en==0)?outer_port:32'hzzzzzzzz;
endmodule