第五章.htm

这是计算机组成的一本习题集

      size=2>解： M=G<BR>　　 S3=H+D+F<BR>　　 S2=1<BR>　　 <IMG height=14 
      src="第五章.files/zp0310506.jpg" width=61> <BR>　　 C=H+D+(E+F)y</FONT></P>
      <P><FONT 
      size=2><B>8．某机有8条微指令I1-I8，每条微指令所包含的微命令控制信号如下表所示。</B><BR>　　　　　　<IMG 
      height=196 src="第五章.files/zp0310507.jpg" width=323> </FONT></P>
      <P></P>
      <P><FONT size=2><B>　 a-j分别对应10种不同性质的微命令信号。假设一条微指令的控制字段为8位，请安排微指　 
      令的控制字段格式。<BR></B><BR>解：经分析，（e ,f ,h）和（b, i, 
      j）可分别组成两个小组或两个字段，然后进行译码，可得六个<BR><B>　 </B>微命令信号，剩下的a, c, d, g 
      四个微命令信号可进行直接控制，其整个控制字段组成如<BR><B>　 </B>下：<BR><IMG height=188 
      src="第五章.files/zp0310508.jpg" width=448> </FONT></P>
      <P><FONT size=2><BR></FONT><FONT size=2><BR><B>11.已知某机采用微程序控制方式，其控制存储器容量为 
      512×48(位)。微程序可在整个控<BR>　 制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微<BR>　 
      指令地址采用断定方式。请问:<BR>　 （1）微指令中的三个字段分别应为多少位？<BR>　 
      （2）画出围绕这种微指令格式的微程序控制器逻辑框图。<BR></B><BR>解：<BR>（l）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位；<BR>　　 
      又因为控存容量为512单元，所以下地址字段为9位，。微命令字段则是：<BR>　　　　　　　　（48－4－9）= 
35位。<BR></FONT></P>
      <P><FONT size=2>（2）对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地址寄存器对应下地址<BR>　　 
      字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地 　　 <B>　 
      </B>　址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志<BR>　　（某一位为1），其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移　　　　（此例微指令的后继地址采用断定方式）。</FONT></P>
      <P></P>
      <P><FONT size=2><B>　　　　<IMG height=172 src="第五章.files/zp0310509.jpg" 
      width=396><BR><BR>12．今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，<BR>　　今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。<BR>　　请问：（1）流水线的操作周期应设计为多少？<BR>　　　　　（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要<BR>　　　　　　 
      　推迟多少时间进行。<BR>　　　　　（3）如果在硬件设计上加以改进，至少需推迟多少时间？<BR></B><BR>解：<BR>(1) 
      流水线的操作时钟周期 t应按四步操作中最长时间来考虑, 所以t=100ns；<BR>(2) 两条指令发生数据相关冲突情况：:<BR>　　　　ADD 
      R1,R2,R3 ; R2+R3→R1<BR>　　　　SUB R4,R1,R5 ; R1-R5→R4</FONT></P>
      <P><FONT size=2>　</FONT><FONT size=2>两条指令在流水线中执行情况如下表所示:<BR><BR><IMG 
      height=138 src="第五章.files/zp0310510.jpg" 
      width=536><BR><BR>　ADD指令在时钟4时才将结果写入寄存器R1中, 
      但SUB指令在时钟3时就需读寄存器R1了，显然发生<BR>　数据相关，不能读到所需数据，只能等待。如果硬件上不采取措施,第2条指令SUB至少应推迟2个<BR>　操作时钟周期，即t=2×100ns=200ns；<BR><BR>(3)如果硬件上加以改进(采取旁路技术),这样只需推迟1个操作时钟周期就能得到所需数据，<BR>　 
      即t=100ns。</FONT></P>
      <P><FONT 
      size=2><B>15．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率。<BR></B><BR>解：衡量并行处理器性能的一个有效参数是数据带宽（最大吞吐量），它定义为单位时间内可以产生<BR>　　的最大运算结果个数。<BR>　　设P1是有总延时T<FONT 
      size=1>1</FONT>的非流水处理器，故其带宽为1/T<FONT size=1>1</FONT>。又设Pm是相当于P<FONT 
      size=1>1</FONT> m 段流水处理器延迟时　间Tr，故Pm的带宽为1/（Tc+Tr）。如果Pm是将P<FONT 
      size=1>1</FONT>划分成相同延迟的若干段形成的，则T<FONT size=1>1</FONT>≈mTc 因<BR>　此P<FONT 
      size=1>1</FONT>的带宽接近于1/mTc，由此可见，当mTc&gt;Tc+Tr满足时，Pm比P<FONT 
      size=1>1</FONT>具有更大的带宽。</FONT></P>
      <P><FONT size=2><B>16. 
      流水线中有三类数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写<BR>（WAW）相关。判断以下三组指令各存在哪种类型的数据相关。 
      <BR>(1) I1 LAD R1，A ； M（A）→R1，M（A）是存储器单元<BR>　　 I2 ADD R2，R1 
      ；（R2）+（R1）→R2</B></FONT></P>
      <P><B><FONT size=2>(2) I3 ADD R3，R4 ；（R3）+（R4）→R3<BR>　　 I4 MUL R4，R5 
      ；（R4）<B>×</B>（R5）→ R4</FONT></B></P>
      <P><B><FONT size=2>(3) I5 LAD R6，B ； M（B）→R6，M（B）是存储器单元<BR>　　 I6 MUL R6，R7 
      ；（R6）<B>×</B>（R7）→ R6<BR></FONT></B><FONT 
      size=2><BR>解：（1）写后读（RAW）相关；<BR>　　（2）读后写（WAR）相关，但不会引起相关冲突；<BR>　　（3）写后读（RAW）相关、写后写（WAW）相关</FONT></P>
      <P><FONT size=2><B>17．参考教科书图5.42所示的超标量流水线结构模型，现有如下6条指令序列：<BR>　　　　I1 LAD 
      R1, B; M(B) → R1,M(B)是存储器单元<BR>　　　　I2 SUB R2, R1; (R2)－(R1) → R2<BR>　　　　I3 
      MUL R3, R4; (R3)×(R4) → R3<BR>　　　　I4 ADD R4, R5; (R4)＋(R5) → R4<BR>　　　　I5 
      LAD R6, A; M(A) → R6,M(A)是存储器单元<BR>　　　　I6 ADD R6, R7; (R6)＋(R7) 
      →R6<BR>请画出：（1） 按序发射按序完成各段推进情况图。<BR>　　　　（2） 
      按序发射按序完成的流水线时空图。<BR></B>解：（1）<BR><BR><IMG height=224 
      src="第五章.files/zp0310511.jpg" width=516><BR><BR></FONT><FONT 
      size=2>(2)<BR><BR><IMG height=186 src="第五章.files/zp0310512.jpg" 
      width=534></FONT></P>
      <P><BR></P>
      <P></P></TD>
    <TD width=76 height=603>&nbsp;</TD></TR>
  <TR>
    <TD colSpan=3 height=36>
      <DIV align=left><A 
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</DIV></TD></TR></TBODY></TABLE><MAP name=Map><AREA shape=RECT 
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