e-try.hier_info

频率计编程 看看吧第一次先贴希望对大家有用

|E-TRY
CS_8019 <= <VCC>
KEY_EN <= FPGA_7279:inst.KEY_EN
SYS_CLK => etester:inst8.CLK
SYS_CLK => div:inst7.clk
SYS_CLK => div:inst1.clk
SYS_CLK => FPGA_7279:inst.CLK
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SYS_RST_N => div:inst1.clr
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SYS_RST_N => div:inst6.clr
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aa <= div:inst7.q
ena <= etester:inst8.ena
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OUT7279[1] <= FPGA_7279:inst.OUT7279[1]
OUT7279[2] <= FPGA_7279:inst.OUT7279[2]
OUT7279[3] <= FPGA_7279:inst.OUT7279[3]
OUT7279[4] <= FPGA_7279:inst.OUT7279[4]
OUT7279[5] <= FPGA_7279:inst.OUT7279[5]
OUT7279[6] <= FPGA_7279:inst.OUT7279[6]
OUT7279[7] <= FPGA_7279:inst.OUT7279[7]
tclk => ~NO_FANOUT~


|E-TRY|FPGA_7279:inst
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CLK => data_7279[0][4].CLK
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CLK => data_7279[1][7].CLK
CLK => data_7279[1][6].CLK
CLK => data_7279[1][5].CLK
CLK => data_7279[1][4].CLK
CLK => data_7279[1][3].CLK
CLK => data_7279[1][2].CLK
CLK => data_7279[1][1].CLK
CLK => data_7279[1][0].CLK
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CLK => data_7279[2][6].CLK
CLK => data_7279[2][5].CLK
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CLK => data_7279[2][3].CLK
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CLK => data_7279[2][1].CLK
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CLK => data_7279[3][6].CLK
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CLK => data_7279[5][7].CLK
CLK => data_7279[5][6].CLK
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CLK => data_7279[6][5].CLK
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RST_N => sdata_cnt[1].ENA
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OUT7279[4] <= key_7279[4].DB_MAX_OUTPUT_PORT_TYPE
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OUT7279[6] <= key_7279[6].DB_MAX_OUTPUT_PORT_TYPE
OUT7279[7] <= key_7279[7].DB_MAX_OUTPUT_PORT_TYPE


|E-TRY|etester:inst8
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CLK => key_7279[1][6].CLK
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CLK => key_7279[5][4].CLK
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CLK => key_7279[6][5].CLK
CLK => key_7279[6][4].CLK
CLK => key_7279[6][3].CLK
CLK => key_7279[6][2].CLK
CLK => key_7279[6][1].CLK
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CLK => key_7279[7][7].CLK
CLK => key_7279[7][6].CLK
CLK => key_7279[7][5].CLK
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CLK => key_7279[7][2].CLK
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CLK => datain[3].CLK
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CLK => b1[2].CLK
CLK => b1[1].CLK
CLK => b1[0].CLK
CLK => datain[4].CLK
CLK => datain[5].CLK
CLK => datain[6].CLK
CLK => datain[7].CLK
CLK => datain[8].CLK
CLK => datain[9].CLK