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📄 ccd.sim.rpt

📁 本程序通过CPLD不同的波形来控制CCD的驱动
💻 RPT
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; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~4             ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~4             ; out0             ;
+----------------------------------------------------------------------+----------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                                       ;
+----------------------------------------------------------------------+----------------------------------------------------------------------+------------------+
; Node Name                                                            ; Output Port Name                                                     ; Output Port Type ;
+----------------------------------------------------------------------+----------------------------------------------------------------------+------------------+
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[2]   ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[2]   ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[1]   ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[1]   ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[0]   ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|datab_node[0]   ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[0]~0         ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[0]~0         ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[0]          ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[0]          ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[1]           ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[1]           ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[2]           ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[2]           ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|pc[0]           ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|pc[0]           ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|pc[1]           ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|pc[1]           ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~2             ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~2             ; out0             ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~3             ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~3             ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[2]   ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[2]   ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[1]   ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[1]   ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[0]   ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|datab_node[0]   ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[0]~0         ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[0]~0         ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[0]          ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[0]          ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[1]           ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[1]           ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[2]           ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[2]           ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|pc[0]           ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|pc[0]           ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|pc[1]           ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|pc[1]           ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~2             ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~2             ; out0             ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~3             ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~3             ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[1]   ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[1]   ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[0]   ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|datab_node[0]   ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|ps[0]~0         ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|ps[0]~0         ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|psi[0]          ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|psi[0]          ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|gn[1]           ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|gn[1]           ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|pc[0]           ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|pc[0]           ; out0             ;
; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|_~2             ; |CCD|lpm_add_sub:Add1|addcore:adder|addcore:adder[0]|_~2             ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[7]~0 ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[4]   ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[4]   ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[3]   ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[3]   ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[2]   ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[2]   ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[1]   ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[1]   ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[0]   ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|datab_node[0]   ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|ps[0]~0         ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|ps[0]~0         ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|psi[0]          ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|psi[0]          ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[1]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[1]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[2]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[2]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[3]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[3]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[4]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|gn[4]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[0]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[0]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[1]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[1]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[2]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[2]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[3]           ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|pc[3]           ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|g3~0            ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|g3~0            ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~2             ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~2             ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~3             ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~3             ; out0             ;
; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~4             ; |CCD|lpm_add_sub:Add0|addcore:adder|addcore:adder[0]|_~4             ; out0             ;
+----------------------------------------------------------------------+----------------------------------------------------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 8.0 Build 215 05/29/2008 SJ Web Edition
    Info: Processing started: Tue Apr 21 15:14:34 2009
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off CCD -c CCD
Info: Using vector source file "E:/FPGA practice/CCD/CCD.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt1[4]"
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt1[3]"
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt1[2]"
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt1[1]"
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt1[0]"
Warning: Found clock-sensitive change during active clock edge at time 10.0 ns on register "|CCD|cnt[0]"
Warning: Found clock-sensitive change during active clock edge at time 40.0 ns on register "|CCD|clk_tempc"
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      71.51 %
Info: Number of transitions in simulation is 7538
Info: Quartus II Simulator was successful. 0 errors, 7 warnings
    Info: Peak virtual memory: 106 megabytes
    Info: Processing ended: Tue Apr 21 15:14:36 2009
    Info: Elapsed time: 00:00:02
    Info: Total CPU time (on all processors): 00:00:01
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