📄 ccd.sim.rpt
字号:
; Total output ports with no 0-value coverage ; 52 ;
+-----------------------------------------------------+--------------+
The following table displays output ports that toggle between 1 and 0 during simulation.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; |CCD|clk_tempc~0 ; |CCD|clk_tempc~0 ; out0 ;
; |CCD|clk_tempc~1 ; |CCD|clk_tempc~1 ; out0 ;
; |CCD|clk_tempc1~0 ; |CCD|clk_tempc1~0 ; out0 ;
; |CCD|cnt1~5 ; |CCD|cnt1~5 ; out ;
; |CCD|cnt1~6 ; |CCD|cnt1~6 ; out ;
; |CCD|cnt1~7 ; |CCD|cnt1~7 ; out ;
; |CCD|cnt1~8 ; |CCD|cnt1~8 ; out ;
; |CCD|cnt1~9 ; |CCD|cnt1~9 ; out ;
; |CCD|cnt1[4] ; |CCD|cnt1[4] ; regout ;
; |CCD|cnt1[3] ; |CCD|cnt1[3] ; regout ;
; |CCD|cnt1[2] ; |CCD|cnt1[2] ; regout ;
; |CCD|cnt1[1] ; |CCD|cnt1[1] ; regout ;
; |CCD|clk_tempr~1 ; |CCD|clk_tempr~1 ; out ;
; |CCD|cnt~2 ; |CCD|cnt~2 ; out ;
; |CCD|cnt~3 ; |CCD|cnt~3 ; out ;
; |CCD|cnt1[0] ; |CCD|cnt1[0] ; regout ;
; |CCD|cnt1[0]~0 ; |CCD|cnt1[0]~0 ; out ;
; |CCD|clk_tempr ; |CCD|clk_tempr ; regout ;
; |CCD|cnt[1] ; |CCD|cnt[1] ; regout ;
; |CCD|clk_tempc1~1 ; |CCD|clk_tempc1~1 ; out0 ;
; |CCD|cnt2~0 ; |CCD|cnt2~0 ; out ;
; |CCD|cnt2~1 ; |CCD|cnt2~1 ; out ;
; |CCD|cnt2~2 ; |CCD|cnt2~2 ; out ;
; |CCD|cnt[0] ; |CCD|cnt[0] ; regout ;
; |CCD|clk_tempc1 ; |CCD|clk_tempc1 ; regout ;
; |CCD|cnt3~0 ; |CCD|cnt3~0 ; out ;
; |CCD|cnt3~1 ; |CCD|cnt3~1 ; out ;
; |CCD|cnt3~2 ; |CCD|cnt3~2 ; out ;
; |CCD|cnt2[0] ; |CCD|cnt2[0] ; regout ;
; |CCD|process4~0 ; |CCD|process4~0 ; out0 ;
; |CCD|clk_tempc~3 ; |CCD|clk_tempc~3 ; out ;
; |CCD|cnt3[0] ; |CCD|cnt3[0] ; regout ;
; |CCD|cnt3[1] ; |CCD|cnt3[1] ; regout ;
; |CCD|cnt3[2] ; |CCD|cnt3[2] ; regout ;
; |CCD|cnt2[1] ; |CCD|cnt2[1] ; regout ;
; |CCD|process5~0 ; |CCD|process5~0 ; out0 ;
; |CCD|clk_tempc ; |CCD|clk_tempc ; regout ;
; |CCD|clk_tempc~5 ; |CCD|clk_tempc~5 ; out0 ;
; |CCD|CLAMP2~0 ; |CCD|CLAMP2~0 ; out0 ;
; |CCD|cnt2[2] ; |CCD|cnt2[2] ; regout ;
; |CCD|clk_temp1 ; |CCD|clk_temp1 ; regout ;
; |CCD|cnt[0]~0 ; |CCD|cnt[0]~0 ; out ;
; |CCD|cnt[1]~1 ; |CCD|cnt[1]~1 ; out ;
; |CCD|cnt1[1]~1 ; |CCD|cnt1[1]~1 ; out ;
; |CCD|cnt1[2]~2 ; |CCD|cnt1[2]~2 ; out ;
; |CCD|cnt1[3]~3 ; |CCD|cnt1[3]~3 ; out ;
; |CCD|cnt1[4]~4 ; |CCD|cnt1[4]~4 ; out ;
; |CCD|clk ; |CCD|clk ; out ;
; |CCD|RESET ; |CCD|RESET ; pin_out ;
; |CCD|Trigger ; |CCD|Trigger ; pin_out ;
; |CCD|q1 ; |CCD|q1 ; pin_out ;
; |CCD|q2 ; |CCD|q2 ; pin_out ;
; |CCD|CLAMP2 ; |CCD|CLAMP2 ; pin_out ;
; |CCD|st ; |CCD|st ; pin_out ;
; |CCD|LessThan0~20 ; |CCD|LessThan0~20 ; out0 ;
; |CCD|LessThan0~21 ; |CCD|LessThan0~21 ; out0 ;
; |CCD|LessThan0~22 ; |CCD|LessThan0~22 ; out0 ;
; |CCD|LessThan1~12 ; |CCD|LessThan1~12 ; out0 ;
; |CCD|Equal0~6 ; |CCD|Equal0~6 ; out0 ;
; |CCD|Equal1~4 ; |CCD|Equal1~4 ; out0 ;
; |CCD|Equal2~5 ; |CCD|Equal2~5 ; out0 ;
; |CCD|Equal3~4 ; |CCD|Equal3~4 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[0] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gn[0] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[1]~1 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[1]~1 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[1] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[1] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[2]~2 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|ps[2]~2 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[2] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|psi[2] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[0] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[0] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[1]~0 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[1]~0 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[1] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|gc[1] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|tot_cin_node[0] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|tot_cin_node[0] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|tot_cin_node[1] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|tot_cin_node[1] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~1 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|_~1 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_result[0]~0 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_result[0]~0 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[1] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[1] ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; out0 ;
; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[2] ; |CCD|lpm_add_sub:Add3|addcore:adder|addcore:adder[0]|unreg_res_node[2] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[0] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gn[0] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[1]~1 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[1]~1 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[1] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[1] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[2]~2 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|ps[2]~2 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[2] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|psi[2] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[0] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[0] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[1]~0 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[1]~0 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[1] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|gc[1] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|tot_cin_node[0] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|tot_cin_node[0] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|tot_cin_node[1] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|tot_cin_node[1] ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~1 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|_~1 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_result[0]~0 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_result[0]~0 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; out0 ;
; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_res_node[1] ; |CCD|lpm_add_sub:Add2|addcore:adder|addcore:adder[0]|unreg_res_node[1] ; out0 ;
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