872.fit.rpt

这是一个872进制的eda项目

+-------------------------------------------------------------------------------+
; Delay Chain Summary                                                           ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; CLK  ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; A[3] ; Output   ; --            ; --            ; --                    ; --  ;
; A[2] ; Output   ; --            ; --            ; --                    ; --  ;
; A[1] ; Output   ; --            ; --            ; --                    ; --  ;
; A[0] ; Output   ; --            ; --            ; --                    ; --  ;
; B[3] ; Output   ; --            ; --            ; --                    ; --  ;
; B[2] ; Output   ; --            ; --            ; --                    ; --  ;
; B[1] ; Output   ; --            ; --            ; --                    ; --  ;
; B[0] ; Output   ; --            ; --            ; --                    ; --  ;
; C[3] ; Output   ; --            ; --            ; --                    ; --  ;
; C[2] ; Output   ; --            ; --            ; --                    ; --  ;
; C[1] ; Output   ; --            ; --            ; --                    ; --  ;
; C[0] ; Output   ; --            ; --            ; --                    ; --  ;
+------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; CLK                 ;                   ;         ;
+---------------------+-------------------+---------+


+-------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                       ;
+-------------+-------------+---------+--------------+--------+----------------------+------------------+
; Name        ; Location    ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+-------------+-------------+---------+--------------+--------+----------------------+------------------+
; 7490:inst|7 ; LC_X7_Y2_N2 ; 7       ; Clock        ; yes    ; Global clock         ; GCLK2            ;
; CLK         ; PIN_93      ; 9       ; Clock        ; yes    ; Global clock         ; GCLK6            ;
; inst19      ; LC_X7_Y1_N5 ; 4       ; Async. clear ; yes    ; Global clock         ; GCLK3            ;
; inst4       ; LC_X7_Y1_N4 ; 9       ; Async. clear ; yes    ; Global clock         ; GCLK1            ;
+-------------+-------------+---------+--------------+--------+----------------------+------------------+


+-------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                   ;
+-------------+-------------+---------+----------------------+------------------+
; Name        ; Location    ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------------+-------------+---------+----------------------+------------------+
; 7490:inst|7 ; LC_X7_Y2_N2 ; 7       ; Global clock         ; GCLK2            ;
; CLK         ; PIN_93      ; 9       ; Global clock         ; GCLK6            ;
; inst19      ; LC_X7_Y1_N5 ; 4       ; Global clock         ; GCLK3            ;
; inst4       ; LC_X7_Y1_N4 ; 9       ; Global clock         ; GCLK1            ;
+-------------+-------------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------+--------------+
; Name             ; Fan-Out      ;
+------------------+--------------+
; 74160:inst1|6    ; 8            ;
; inst3            ; 5            ;
; 74160:inst2|9    ; 5            ;
; 74160:inst1|9    ; 5            ;
; 7490:inst|11     ; 5            ;
; 74160:inst2|45~3 ; 4            ;
; 74160:inst2|7    ; 4            ;
; 74160:inst1|7    ; 4            ;
; 7490:inst|19     ; 4            ;
; 74160:inst2|6    ; 3            ;
; 74160:inst2|8    ; 3            ;
; 74160:inst1|8    ; 3            ;
; 7490:inst|14     ; 3            ;
; inst4~31         ; 2            ;
+------------------+--------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 18 / 8,840 ( < 1 % )  ;
; Direct links               ; 13 / 11,506 ( < 1 % ) ;
; Global clocks              ; 4 / 8 ( 50 % )        ;
; LAB clocks                 ; 6 / 156 ( 4 % )       ;
; LUT chains                 ; 3 / 2,619 ( < 1 % )   ;
; Local interconnects        ; 33 / 11,506 ( < 1 % ) ;
; M4K buffers                ; 0 / 468 ( 0 % )       ;
; R4s                        ; 15 / 7,520 ( < 1 % )  ;
+----------------------------+-----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 5.67) ; Number of LABs  (Total = 3) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 1                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 1                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 0                           ;
; 10                                         ; 1                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 1.67) ; Number of LABs  (Total = 3) ;
+------------------------------------+-----------------------------+
; 1 Async. clear                     ; 1                           ;
; 1 Clock                            ; 1                           ;
; 2 Async. clears                    ; 1                           ;
; 2 Clocks                           ; 2                           ;
+------------------------------------+-----------------------------+


+---------------------------------------------------------------------------+
; LAB Signals Sourced                                                       ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced  (Average = 5.67) ; Number of LABs  (Total = 3) ;
+---------------------------------------------+-----------------------------+
; 0                                           ; 0                           ;
; 1                                           ; 1                           ;