clkgen.vhd

微波炉控制器的设计

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
   PORT (
		CLK:IN STD_LOGIC;      --12 MHz信号输入
     NEWCLK:OUT STD_LOGIC  );--1 Hz计时时钟信号输出
END CLKGEN;


ARCHITECTURE ART OF  CLKGEN IS
SIGNAL CNTER:INTEGER RANGE 0 TO 10#128#;	--十进制计数预制数
BEGIN
PROCESS(CLK)   								--分频计数器，由3 MHz时钟产生100 Hz信号
BEGIN 
IF CLK'EVENT AND CLK='1' THEN
IF CNTER=10#128# THEN CNTER<=0;		--3 MHz信号变为100 Hz，计数常数为30 000
         ELSE CNTER<=CNTER+1;
         END IF;
     END IF;
END PROCESS;
PROCESS(CNTER)         						--计数溢出信号控制
BEGIN
     IF CNTER=10#128# THEN NEWCLK<='1';
         ELSE NEWCLK<='0';
     END IF;
     END PROCESS;
END ART;