📄 top.v
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 16:17:42 01/21/2009 // Design Name: // Module Name: top // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision 0.01 - File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module top();
wire sum,cout;reg cin,a,b;labfirst l1(cin, a, b, sum, cout);
initial begin
#5;
a=1;
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#5;
a=1;cin=1;b=1;
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a=0;cin=0;b=1;
#5;
end
endmodule
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