tt.v

来自「Manual for DSP sp3 for students who do c」· Verilog 代码 · 共 42 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    16:48:27 01/21/2009 
// Design Name: 
// Module Name:    tt 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module tt(cin,a,b,cout,sum);

	 input cin;
    input [5:0] a;
    input [5:0] b;
    output [5:0] sum;
    output cout;
	 reg [5:0] sum  , cout;
	 wire ctemp[4:0];
	 
	 labfirst l1(cin,a[0],b[0],sum[0],ctemp[0]);
	 labfirst l2(ctemp[0],a[1],b[1],sum[1],ctemp[1]);
	 labfirst l3(ctemp[1],a[2],b[2],sum[2],ctemp[2]);
	 labfirst l4(ctemp[2],a[3],b[3],sum[3],ctemp[3]);
	 labfirst l5(ctemp[3],a[4],b[4],sum[4],ctemp[4]);
	 labfirst l6(ctemp[4],a[5],b[5],sum[5],cout);




endmodule