epptop.fit.rpt

在altera fpga中实现epp模式的并口通信程序

; Optimize Fast-Corner Timing                            ; Off                            ; Off                            ;
; PowerPlay Power Optimization                           ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                        ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing             ; On                             ; On                             ;
; Limit to One Fitting Attempt                           ; Off                            ; Off                            ;
; Final Placement Optimizations                          ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations            ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                          ; 1                              ; 1                              ;
; PCI I/O                                                ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                  ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                              ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                     ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto                           ; Auto                           ;
; Auto Delay Chains                                      ; On                             ; On                             ;
; Auto Merge PLLs                                        ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic     ; Off                            ; Off                            ;
; Perform Register Duplication                           ; Off                            ; Off                            ;
; Perform Register Retiming                              ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                 ; Off                            ; Off                            ;
; Fitter Effort                                          ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                        ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication               ; Auto                           ; Auto                           ;
; Auto Register Duplication                              ; Auto                           ; Auto                           ;
; Auto Global Clock                                      ; On                             ; On                             ;
; Auto Global Register Control Signals                   ; On                             ; On                             ;
; Generate Stratix II GX GXB Reconfig MIF                ; Off                            ; Off                            ;
; Stop After Congestion Map Generation                   ; Off                            ; Off                            ;
; Use smart compilation                                  ; Off                            ; Off                            ;
+--------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/montage/verilog code/EPPTOP V1.0/EPPTOP.pin.


+---------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                             ;
+----------------------------------------------+----------------------------+
; Resource                                     ; Usage                      ;
+----------------------------------------------+----------------------------+
; ALUTs Used                                   ; 126 / 27,104 ( < 1 % )     ;
; Dedicated logic registers                    ; 106 / 27,104 ( < 1 % )     ;
;                                              ;                            ;
; ALUTs Unavailable                            ; 6                          ;
;     -- Due to unpartnered 7 input function   ; 5                          ;
;     -- Due to unpartnered 6 input function   ; 1                          ;
;                                              ;                            ;
; Combinational ALUT usage by number of inputs ;                            ;
;     -- 7 input functions                     ; 5                          ;
;     -- 6 input functions                     ; 17                         ;
;     -- 5 input functions                     ; 58                         ;
;     -- 4 input functions                     ; 7                          ;
;     -- <=3 input functions                   ; 39                         ;
;                                              ;                            ;
; Combinational ALUTs by mode                  ;                            ;
;     -- normal mode                           ; 121                        ;
;     -- extended LUT mode                     ; 5                          ;
;     -- arithmetic mode                       ; 0                          ;
;     -- shared arithmetic mode                ; 0                          ;
;                                              ;                            ;
; Logic utilization                            ; 180 / 27,104 ( < 1 % )     ;
;     -- ALUT/register pairs used              ; 174                        ;
;         -- Combinational with no register    ; 68                         ;
;         -- Register only                     ; 48                         ;
;         -- Combinational with a register     ; 58                         ;
;     -- ALUT/register pairs unavailable       ; 6                          ;
;                                              ;                            ;
; Total registers*                             ; 106 / 27,104 ( < 1 % )     ;
;     -- Dedicated logic registers             ; 106 / 27,104 ( < 1 % )     ;
;                                              ;                            ;
; ALMs:  partially or completely used          ; 92 / 13,552 ( < 1 % )      ;
;                                              ;                            ;
; Total LABs:  partially or completely used    ; 14 / 1,694 ( < 1 % )       ;
;                                              ;                            ;
; User inserted logic elements                 ; 0                          ;
; Virtual pins                                 ; 0                          ;
; I/O pins                                     ; 29 / 406 ( 7 % )           ;
;     -- Clock pins                            ; 1 / 16 ( 6 % )             ;
; Global signals                               ; 1                          ;
; M512s                                        ; 0 / 202 ( 0 % )            ;
; M4Ks                                         ; 0 / 144 ( 0 % )            ;
; M-RAMs                                       ; 0 / 1 ( 0 % )              ;
; Total block memory bits                      ; 0 / 1,369,728 ( 0 % )      ;
; Total block memory implementation bits       ; 0 / 1,369,728 ( 0 % )      ;
; DSP block 9-bit elements                     ; 0 / 128 ( 0 % )            ;
; PLLs                                         ; 0 / 4 ( 0 % )              ;
; Global clocks                                ; 1 / 16 ( 6 % )             ;
; Regional clocks                              ; 0 / 32 ( 0 % )             ;
; SERDES transmitters                          ; 0 / 29 ( 0 % )             ;
; SERDES receivers                             ; 0 / 31 ( 0 % )             ;
; GXB Receiver channels                        ; 0 / 8 ( 0 % )              ;
; GXB Transmitter channels                     ; 0 / 8 ( 0 % )              ;
; Average interconnect usage                   ; 0%                         ;
; Peak interconnect usage                      ; 2%                         ;
; Maximum fan-out node                         ; CLK~clkctrl                ;
; Maximum fan-out                              ; 106                        ;