m8051.mcp

another 8051 core porocesssor vhdl source code

/* m8051.mcp */
/* Issue 3.000 RPD 2.x.98 */

/* Program Counter MUX switches */

3	LDLM_reg		U8/L_PROGRAM_COUNT_reg[15:0]

5       U1/Q4_reg               U4/L_ACCDAT_reg[7:0]
12      U1/Q4_reg               U4/BREG_reg[7:0]
2       U1/Q4_reg               U8/L_PROGRAM_COUNT_reg[15:0]
3       U1/Q4_reg               U8/STACK_DATA_reg[15:0]
12      U1/Q4_reg               U12/PSWDAT_reg[6:0]
6       U1/Q4_reg               U12/PSWDAT_reg[7]
4       U1/Q4_reg               U12/U1/L_SP_reg[7:0]
2       U1/Q4_reg               U15/U1/LQ_reg
2       U1/Q4_reg               U15/U2/LQ_reg
2       U1/Q4_reg               U15/U3/LQ_reg
2       U1/Q4_reg               U15/U4/LQ_reg
2       U1/Q4_reg               U15/U5/LQ_reg
2       U1/Q4_reg               U15/U6/LQ_reg
2       U1/Q4_reg               U15/U7/LQ_reg
2       U1/Q4_reg               U15/U8/LQ_reg
2       U1/Q4_reg               U15/RSTQ1_reg
2       U1/Q4_reg               U15/Q1_reg
2       U1/Q4_reg               U15/DIVTWO_reg
2       U1/Q4_reg               U15/DELRST16C_reg
2       U1/Q4_reg               U15/DELCNT_reg
2       U1/Q4_reg               U15/RXC7_reg
2       U1/Q4_reg               U15/RXC8_reg
2       U1/Q4_reg               U15/RXC9_reg
2       U1/Q4_reg               U15/U9/DAT_reg[7:0]

5       U1/Q5_reg               U4/L_ACCDAT_reg[7:0]
12      U1/Q5_reg               U4/BREG_reg[7:0]
2       U1/Q5_reg               U8/L_PROGRAM_COUNT_reg[15:0]
3       U1/Q5_reg               U8/STACK_DATA_reg[15:0]
12      U1/Q5_reg               U12/PSWDAT_reg[6:0]
6       U1/Q5_reg               U12/PSWDAT_reg[7]
4       U1/Q5_reg               U12/U1/L_SP_reg[7:0]
2       U1/Q5_reg               U15/U1/LQ_reg
2       U1/Q5_reg               U15/U2/LQ_reg
2       U1/Q5_reg               U15/U3/LQ_reg
2       U1/Q5_reg               U15/U4/LQ_reg
2       U1/Q5_reg               U15/U5/LQ_reg
2       U1/Q5_reg               U15/U6/LQ_reg
2       U1/Q5_reg               U15/U7/LQ_reg
2       U1/Q5_reg               U15/U8/LQ_reg
2       U1/Q5_reg               U15/RSTQ1_reg
2       U1/Q5_reg               U15/Q1_reg
2       U1/Q5_reg               U15/DIVTWO_reg
2       U1/Q5_reg               U15/DELRST16C_reg
2       U1/Q5_reg               U15/DELCNT_reg
2       U1/Q5_reg               U15/RXC7_reg
2       U1/Q5_reg               U15/RXC8_reg
2       U1/Q5_reg               U15/RXC9_reg
2       U1/Q5_reg               U15/U9/DAT_reg[7:0]

/* Temporary Register Number 2         */
/* Two clocks to memory and SFR writes, */
/* but only one clock to memory port */

2       U4/ACLDAT_reg[9:0]      U4/L_ACCDAT_reg[7:0]
6       U4/ACLDAT_reg[9:0]      U4/ACLDAT_reg[9:0]
2       U4/ACLDAT_reg[9:0]      U4/BREG_reg[7:0]    
6       U4/ACLDAT_reg[9:0]      U5/TMPDAT_reg[7:0]
2       U4/ACLDAT_reg[9:0]      U6/C_TRUE_reg

2	U4/ACLDAT_reg[9:0]	U8/L_PROGRAM_COUNT_reg[15:0]
4       U4/ACLDAT_reg[9:0]      U8/PROGRAM_ADDR_reg[15:0]
4       U4/ACLDAT_reg[9:0]      U8/EXT_PROG_EN_reg
2       U4/ACLDAT_reg[9:0]      U8/DPL_reg[7:0]
2       U4/ACLDAT_reg[9:0]      U8/DPH_reg[7:0]

4       U4/ACLDAT_reg[9:0]      U10/POPMEN_reg

/* Temporary Register Number 1         */
/* Two clocks to memory and SFR writes, */
/* but only one clock to memory port */

2       U5/TMPDAT_reg[7:0]      U4/L_ACCDAT_reg[7:0]
6       U5/TMPDAT_reg[7:0]      U4/ACLDAT_reg[7:0]
2       U5/TMPDAT_reg[7:0]      U4/BREG_reg[7:0]    
6       U5/TMPDAT_reg[7:0]      U5/TMPDAT_reg[7:0]
2       U5/TMPDAT_reg[7:0]      U6/C_TRUE_reg

2	U5/TMPDAT_reg[7:0]	U8/L_PROGRAM_COUNT_reg[15:0]
4       U5/TMPDAT_reg[7:0]      U8/PROGRAM_ADDR_reg[15:0]
4       U5/TMPDAT_reg[7:0]      U8/EXT_PROG_EN_reg
2       U5/TMPDAT_reg[7:0]      U8/DPL_reg[7:0]
2       U5/TMPDAT_reg[7:0]      U8/DPH_reg[7:0]

2       U5/TMPDAT_reg[7:0]      U10/L_EXPMEM_reg
4       U5/TMPDAT_reg[7:0]      U10/POPMEN_reg

/* Bit position register             */

3	U7/BIT_POSN_reg[2:0]	U6/C_TRUE_reg

/* Program Counter                   */

6	U8/L_PROGRAM_COUNT_reg[15:0] U8/L_PROGRAM_COUNT_reg[15:0]

/* Timer Counter internal slow paths */

2       U9/INT0_reg          U9/LTCON0_reg
2       U9/INT0_reg          U9/LTCON1_reg
2       U9/INT0_reg          U9/LTCON2_reg
2       U9/INT0_reg          U9/LTCON3_reg
2       U9/INT0_reg          U9/LTCON4_reg
2       U9/INT0_reg          U9/TCON_reg[5]
2       U9/INT0_reg          U9/LTCON6_reg
2       U9/INT0_reg          U9/TCON_reg[7]

2       U9/INT1_reg          U9/LTCON0_reg
2       U9/INT1_reg          U9/LTCON1_reg
2       U9/INT1_reg          U9/LTCON2_reg
2       U9/INT1_reg          U9/LTCON3_reg
2       U9/INT1_reg          U9/LTCON4_reg
2       U9/INT1_reg          U9/TCON_reg[5]
2       U9/INT1_reg          U9/LTCON6_reg
2       U9/INT1_reg          U9/TCON_reg[7]

10      U9/LTMOD_reg[7:0]       U9/LTCON0_reg
10      U9/LTMOD_reg[7:0]       U9/LTCON1_reg
10      U9/LTMOD_reg[7:0]       U9/LTCON2_reg
10      U9/LTMOD_reg[7:0]       U9/LTCON3_reg
10      U9/LTMOD_reg[7:0]       U9/LTCON4_reg
10      U9/LTMOD_reg[7:0]       U9/TCON_reg[5]
10      U9/LTMOD_reg[7:0]       U9/LTCON6_reg
10      U9/LTMOD_reg[7:0]       U9/TCON_reg[7]

2       U9/LTCON4_reg           U9/LTCON0_reg
2       U9/LTCON4_reg           U9/LTCON1_reg
2       U9/LTCON4_reg           U9/LTCON2_reg
2       U9/LTCON4_reg           U9/LTCON3_reg
2       U9/LTCON4_reg           U9/LTCON4_reg
2       U9/LTCON4_reg           U9/TCON_reg[5]
2       U9/LTCON4_reg           U9/LTCON6_reg
2       U9/LTCON4_reg           U9/TCON_reg[7]

2       U9/LTCON6_reg           U9/LTCON0_reg
2       U9/LTCON6_reg           U9/LTCON1_reg
2       U9/LTCON6_reg           U9/LTCON2_reg
2       U9/LTCON6_reg           U9/LTCON3_reg
2       U9/LTCON6_reg           U9/LTCON4_reg
2       U9/LTCON6_reg           U9/TCON_reg[5]
2       U9/LTCON6_reg           U9/LTCON6_reg
2       U9/LTCON6_reg           U9/TCON_reg[7]

/* Interrupt Controller */

2      U11/L_INTA_reg          U8/L_PROGRAM_COUNT_reg[15:0]
4      U11/L_INTA_reg          U8/STACK_DATA_reg[15:0]

/* Miscellaneous SFRs   */
3      U12/PSWDAT_reg[7:0]     U4/ACLDAT_reg[9:0]
3      U12/PSWDAT_reg[7:0]     U5/TMPDAT_reg[7:0]

/* Opcode Register      */
2      U14/OPC_reg[7:0]        OA
2      U14/OPC_reg[7:0]        CE
9      U14/OPC_reg[7:0]        FO

3      U14/OPC_reg[7:0]        U4/ACLDAT_reg[9:0]
4      U14/OPC_reg[7:0]        U4/L_ACCDAT_reg[7:0]
11     U14/OPC_reg[7:0]        U4/BREG_reg[7:0]
2      U14/OPC_reg[7:0]        U4/ACC0_reg
3      U14/OPC_reg[7:0]        U5/TMPDAT_reg[7:0]
5      U14/OPC_reg[7:0]        U6/C_TRUE_reg
10     U14/OPC_reg[7:0]        U7/FWE_reg
10     U14/OPC_reg[7:0]        U7/SFRWE_reg
10     U14/OPC_reg[7:0]        U7/RAMDI_reg[7:0]
2      U14/OPC_reg[7:0]        U7/L_FA_reg[7:0]
8      U14/OPC_reg[7:0]        U7/U1/REG_HI_NIBBLE_reg[7:4]
11     U14/OPC_reg[7:0]        U8/DPH_reg[7:0]
5      U14/OPC_reg[7:0]        U8/DPL_reg[7:0]
5      U14/OPC_reg[7:0]        U8/L_PROGRAM_COUNT_reg[15:0]
6      U14/OPC_reg[7:0]        U8/PROGRAM_ADDR_reg[15:0]
7      U14/OPC_reg[7:0]        U8/EXT_PROG_EN_reg
2      U14/OPC_reg[7:0]        U8/ADDR_16BIT_LOW_reg[7:0]
2      U14/OPC_reg[7:0]        U8/STACK_DATA_reg[15:0]

9      U14/OPC_reg[7:0]        U9/LTCON0_reg
9      U14/OPC_reg[7:0]        U9/LTCON1_reg
9      U14/OPC_reg[7:0]        U9/LTCON2_reg
9      U14/OPC_reg[7:0]        U9/LTCON3_reg
9      U14/OPC_reg[7:0]        U9/LTCON4_reg
9      U14/OPC_reg[7:0]        U9/TCON_reg[5]
9      U14/OPC_reg[7:0]        U9/LTCON6_reg
9      U14/OPC_reg[7:0]        U9/TCON_reg[7]
11     U14/OPC_reg[7:0]        U9/LTMOD_reg[7:0]
3      U14/OPC_reg[7:0]        U9/LLOV1_reg

2      U14/OPC_reg[7:0]        U10/L_EXPMEM_reg
7      U14/OPC_reg[7:0]        U10/POPMEN_reg
5      U14/OPC_reg[7:0]        U10/PORT0_SFR_reg[7:0]
11     U14/OPC_reg[7:0]        U10/PORT1_SFR_reg[7:0]
11     U14/OPC_reg[7:0]        U10/PORT2_SFR_reg[7:0]
11     U14/OPC_reg[7:0]        U10/PORT3_SFR_reg[7:0]

11     U14/OPC_reg[7:0]        U11/L_IE_reg[7:0]
11     U14/OPC_reg[7:0]        U11/L_IP_reg[7:0]
10     U14/OPC_reg[7:0]        U11/IP0_reg
10     U14/OPC_reg[7:0]        U11/IP1_reg
10     U14/OPC_reg[7:0]        U11/L_INTA_reg

11     U14/OPC_reg[7:0]        U12/L_MSIZ_reg[7:0]
11     U14/OPC_reg[7:0]        U12/PSWDAT_reg[6:0]
5      U14/OPC_reg[7:0]        U12/PSWDAT_reg[7]
11     U14/OPC_reg[7:0]        U12/PCON_reg[7:2]
11     U14/OPC_reg[7:0]        U12/L_PCON_reg[1:0]
3      U14/OPC_reg[7:0]        U12/U1/L_SP_reg[7:0]
11     U14/OPC_reg[7:0]        U15/L_SCON_reg[7:3]
11     U14/OPC_reg[7:0]        U15/LL_SCON_reg[2:0]
10     U14/OPC_reg[7:0]        U15/Q5_reg
10     U14/OPC_reg[7:0]        U15/U1/LQ_reg
10     U14/OPC_reg[7:0]        U15/U2/LQ_reg
10     U14/OPC_reg[7:0]        U15/U3/LQ_reg
10     U14/OPC_reg[7:0]        U15/U4/LQ_reg
10     U14/OPC_reg[7:0]        U15/CKMASK_reg
10     U14/OPC_reg[7:0]        U15/U9/DAT_reg[7:0]