fsk_mod.v

来自「模拟数字通信通道」· Verilog 代码 · 共 19 行

module FSK_mod(clk_in,rst,DATA,FSK_out);

	input clk_in,rst,DATA;
	output FSK_out;
	wire clk0,clk1;
	
	Freq_gen(.clk_in(clk_in),.clk0(clk0),.clk1(clk1));
	MUX2x1(.rst(rst),.A(DATA),.D0(clk0),.D1(clk1),.Dout(FSK_out));
	
endmodule

module MUX2x1(rst,A,D0,D1,Dout);

	input rst,A,D0,D1;
	output Dout;
	
	assign Dout=(!rst)&&((A&&D1)||((!A)&&D0));
	
endmodule