tingchechang.fit.rpt

停车场显示是日常生活中使用很平常的系统

; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers                                              ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------------------------------------------------------------------------------------------------+
; Fitter Partition Preservation Settings                                                                 ;
+------+-------------------+---------+------------------------------+------------------------+-----------+
; Name ; # Preserved Nodes ; # Nodes ; Preservation Level Requested ; Netlist Type Used      ; Hierarchy ;
+------+-------------------+---------+------------------------------+------------------------+-----------+
; Top  ; 0                 ; 598     ; Placement and Routing        ; Post-Synthesis Netlist ;           ;
+------+-------------------+---------+------------------------------+------------------------+-----------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Documents and Settings/stu/桌面/ting2/tingchechang.pin.


+-------------------------------------------------------------------+
; Fitter Resource Usage Summary                                     ;
+---------------------------------------------+---------------------+
; Resource                                    ; Usage               ;
+---------------------------------------------+---------------------+
; Total logic elements                        ; 485 / 5,980 ( 8 % ) ;
;     -- Combinational with no register       ; 378                 ;
;     -- Register only                        ; 0                   ;
;     -- Combinational with a register        ; 107                 ;
;                                             ;                     ;
; Logic element usage by number of LUT inputs ;                     ;
;     -- 4 input functions                    ; 219                 ;
;     -- 3 input functions                    ; 103                 ;
;     -- 2 input functions                    ; 135                 ;
;     -- 1 input functions                    ; 28                  ;
;     -- 0 input functions                    ; 0                   ;
;                                             ;                     ;
; Logic elements by mode                      ;                     ;
;     -- normal mode                          ; 358                 ;
;     -- arithmetic mode                      ; 127                 ;
;     -- qfbk mode                            ; 72                  ;
;     -- register cascade mode                ; 0                   ;
;     -- synchronous clear/load mode          ; 8                   ;
;     -- asynchronous clear/load mode         ; 73                  ;
;                                             ;                     ;
; Total registers                             ; 107 / 6,523 ( 2 % ) ;
; Total LABs                                  ; 53 / 598 ( 9 % )    ;
; Logic elements in carry chains              ; 154                 ;
; User inserted logic elements                ; 0                   ;
; Virtual pins                                ; 0                   ;
; I/O pins                                    ; 41 / 185 ( 22 % )   ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )      ;
; Global signals                              ; 4                   ;
; M4Ks                                        ; 0 / 20 ( 0 % )      ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )  ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )  ;
; PLLs                                        ; 0 / 2 ( 0 % )       ;
; Global clocks                               ; 4 / 8 ( 50 % )      ;
; JTAGs                                       ; 0 / 1 ( 0 % )       ;
; Average interconnect usage (total/H/V)      ; 2% / 2% / 2%        ;
; Peak interconnect usage (total/H/V)         ; 5% / 4% / 6%        ;
; Maximum fan-out node                        ; clk                 ;
; Maximum fan-out                             ; 104                 ;
; Highest non-global fan-out signal           ; jin                 ;
; Highest non-global fan-out                  ; 65                  ;
; Total fan-out                               ; 1655                ;
; Average fan-out                             ; 3.13                ;
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