sevenseg_case.hier_info

来自「sevenseg_case verilog code」· HIER_INFO 代码 · 共 39 行

|sevenseg_case
up_down => udreg.CLK
seg[0] <= seg[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[1] <= seg[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[2] <= seg[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[3] <= seg[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[4] <= seg[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[5] <= seg[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[6] <= seg[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
seg[7] <= seg[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => counter[24].CLK
clk => counter[23].CLK
clk => counter[22].CLK
clk => counter[21].CLK
clk => counter[20].CLK
clk => counter[19].CLK
clk => counter[18].CLK
clk => counter[17].CLK
clk => counter[16].CLK
clk => counter[15].CLK
clk => counter[14].CLK
clk => counter[13].CLK
clk => counter[12].CLK
clk => counter[11].CLK
clk => counter[10].CLK
clk => counter[9].CLK
clk => counter[8].CLK
clk => counter[7].CLK
clk => counter[6].CLK
clk => counter[5].CLK
clk => counter[4].CLK
clk => counter[3].CLK
clk => counter[2].CLK
clk => counter[1].CLK
clk => counter[0].CLK
clk => clk_div.CLK