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📁 Mars-XC2S50-S-Core-V2.0开发板核心板的说明和设计文档
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	|| (rxd_buf[6] && !rxd_buf[7] && state_rec[1] && 
	!state_rec[3] && div8_rec_reg[0] && div8_rec_reg[1] && 
	div8_rec_reg[2]));

FTCPE FTCPE_rxd_buf7 (rxd_buf[7],rxd_buf_T[7],clkbaud8x,!rst,1'b0);
assign rxd_buf_T[7] = ((state_rec[2].EXP)
	|| (lowbit_OBUF$BUF2.EXP)
	|| (rxd_buf[7] && state_rec[0] && !state_rec[3] && 
	div8_rec_reg[0] && div8_rec_reg[1] && div8_rec_reg[2] && !rxd_reg2)
	|| (rxd_buf[7] && state_rec[1] && !state_rec[3] && 
	div8_rec_reg[0] && div8_rec_reg[1] && div8_rec_reg[2] && !rxd_reg2)
	|| (rxd_buf[7] && state_rec[2] && !state_rec[3] && 
	div8_rec_reg[0] && div8_rec_reg[1] && div8_rec_reg[2] && !rxd_reg2));

FDCPE FDCPE_rxd_reg1 (rxd_reg1,rxd,clkbaud8x,!rst,1'b0);

FDCPE FDCPE_rxd_reg2 (rxd_reg2,state_tras[2].EXP,clkbaud8x,!rst,1'b0);


assign seg_data[0] = 1'b1;


assign seg_data[1] = !(((lowbit_OBUF$BUF5.EXP)
	|| (rxd_buf[1] && !rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && !rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[2] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])));


assign seg_data[2] = !(((seg_data_3_OBUF.EXP)
	|| (rxd_buf[1] && !rxd_buf[2] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && !rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])));


assign seg_data[3] = !(((seg_data_0_OBUF.EXP)
	|| (rxd_buf[1] && !rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[2] && !rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[2] && rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])));


assign seg_data[4] = !(((recstart.EXP)
	|| (rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && !rxd_buf[2] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && !rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[2] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[2] && !rxd_buf[0] && 
	rxd_buf[4] && rxd_buf[5] && !rxd_buf[6] && !rxd_buf[7])));


assign seg_data[5] = !(((state_rec[3].EXP)
	|| (!rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[7])
	|| (rxd_buf[2] && rxd_buf[4] && rxd_buf[5] && 
	!rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[0] && rxd_buf[4] && rxd_buf[5] && 
	!rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && !rxd_buf[2] && !rxd_buf[0] && 
	!rxd_buf[4] && !rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && 
	!rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[2] && !rxd_buf[0] && 
	!rxd_buf[4] && !rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && 
	!rxd_buf[7])));


assign seg_data[6] = !(((cnt_delay[15].EXP)
	|| (!rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[7])
	|| (!rxd_buf[2] && rxd_buf[4] && rxd_buf[5] && 
	!rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[1] && rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[2] && !rxd_buf[0] && 
	!rxd_buf[4] && !rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && 
	!rxd_buf[7])));


assign seg_data[7] = !(((state_rec[1].EXP)
	|| (rxd_buf[1] && rxd_buf[4] && rxd_buf[5] && 
	!rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && !rxd_buf[2] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[1] && rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (rxd_buf[2] && rxd_buf[0] && rxd_buf[4] && 
	rxd_buf[5] && !rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])
	|| (!rxd_buf[2] && rxd_buf[0] && !rxd_buf[4] && 
	!rxd_buf[5] && rxd_buf[6] && !rxd_buf[3] && !rxd_buf[7])));

FTCPE FTCPE_send_state0 (send_state[0],1'b1,clkbaud8x,!rst,1'b0,send_state_CE[0]);
assign send_state_CE[0] = (state_tras[2] && state_tras[1] && state_tras[3] && 
	state_tras[0] && key_entry2 && div8_tras_reg[0] && div8_tras_reg[1] && 
	div8_tras_reg[2]);

FTCPE FTCPE_send_state1 (send_state[1],send_state[0],clkbaud8x,!rst,1'b0,send_state_CE[1]);
assign send_state_CE[1] = (state_tras[2] && state_tras[1] && state_tras[3] && 
	state_tras[0] && key_entry2 && div8_tras_reg[0] && div8_tras_reg[1] && 
	div8_tras_reg[2]);

FTCPE FTCPE_send_state2 (send_state[2],send_state_T[2],clkbaud8x,!rst,1'b0,send_state_CE[2]);
assign send_state_T[2] = (send_state[1] && send_state[0]);
assign send_state_CE[2] = (state_tras[2] && state_tras[1] && state_tras[3] && 
	state_tras[0] && key_entry2 && div8_tras_reg[0] && div8_tras_reg[1] && 
	div8_tras_reg[2]);

FTCPE FTCPE_start_delaycnt (start_delaycnt,start_delaycnt_T,clk,1'b0,1'b0);
assign start_delaycnt_T = ((!rst && start_delaycnt)
	|| (!cnt_delay[0] && cnt_delay[10] && cnt_delay[12] && 
	cnt_delay[13] && cnt_delay[18] && cnt_delay[8] && !cnt_delay[11] && 
	!cnt_delay[14] && !cnt_delay[15] && !cnt_delay[16] && !cnt_delay[17] && 
	cnt_delay[19] && !cnt_delay[1] && !cnt_delay[2] && !cnt_delay[3] && 
	!cnt_delay[4] && !cnt_delay[5] && !cnt_delay[6] && !cnt_delay[7] && 
	!cnt_delay[9] && start_delaycnt)
	|| (!key_input && rst && !cnt_delay[0] && !cnt_delay[10] && 
	!cnt_delay[12] && !cnt_delay[13] && !cnt_delay[18] && !cnt_delay[8] && 
	!cnt_delay[11] && !cnt_delay[14] && !cnt_delay[15] && !cnt_delay[16] && 
	!cnt_delay[17] && !cnt_delay[19] && !cnt_delay[1] && !cnt_delay[2] && 
	!cnt_delay[3] && !cnt_delay[4] && !cnt_delay[5] && !cnt_delay[6] && 
	!cnt_delay[7] && !cnt_delay[9] && !start_delaycnt));

FTCPE FTCPE_state_rec0 (state_rec[0],state_rec_T[0],clkbaud8x,!rst,1'b0);
assign state_rec_T[0] = ((lowbit_OBUF$BUF3.EXP)
	|| (!state_rec[0] && !state_rec[1] && !state_rec[2] && 
	!state_rec[3] && recstart_tmp)
	|| (state_rec[2] && !state_rec[3] && div8_rec_reg[0] && 
	div8_rec_reg[1] && div8_rec_reg[2])
	|| (!state_rec[1] && !state_rec[2] && state_rec[3] && 
	div8_rec_reg[0] && div8_rec_reg[1] && div8_rec_reg[2]));

FTCPE FTCPE_state_rec1 (state_rec[1],state_rec_T[1],clkbaud8x,!rst,1'b0);
assign state_rec_T[1] = (state_rec[0] && !state_rec[3] && div8_rec_reg[0] && 
	div8_rec_reg[1] && div8_rec_reg[2]);

FTCPE FTCPE_state_rec2 (state_rec[2],state_rec_T[2],clkbaud8x,!rst,1'b0);
assign state_rec_T[2] = (state_rec[0] && state_rec[1] && !state_rec[3] && 
	div8_rec_reg[0] && div8_rec_reg[1] && div8_rec_reg[2]);

FTCPE FTCPE_state_rec3 (state_rec[3],state_rec_T[3],clkbaud8x,!rst,1'b0);
assign state_rec_T[3] = ((state_rec[0] && state_rec[1] && state_rec[2] && 
	!state_rec[3] && div8_rec_reg[0] && div8_rec_reg[1] && 
	div8_rec_reg[2])
	|| (state_rec[0] && !state_rec[1] && !state_rec[2] && 
	state_rec[3] && div8_rec_reg[0] && div8_rec_reg[1] && 
	div8_rec_reg[2]));

FTCPE FTCPE_state_tras0 (state_tras[0],EXP12_.EXP,clkbaud8x,!rst,1'b0,key_entry2);

FTCPE FTCPE_state_tras1 (state_tras[1],key_entry2.EXP,clkbaud8x,!rst,1'b0,key_entry2);

FTCPE FTCPE_state_tras2 (state_tras[2],state_tras_T[2],clkbaud8x,!rst,1'b0,key_entry2);
assign state_tras_T[2] = (state_tras[1] && state_tras[0] && div8_tras_reg[0] && 
	div8_tras_reg[1] && div8_tras_reg[2]);

FTCPE FTCPE_state_tras3 (state_tras[3],state_tras_T[3],clkbaud8x,!rst,1'b0,key_entry2);
assign state_tras_T[3] = (state_tras[2] && state_tras[1] && state_tras[0] && 
	div8_tras_reg[0] && div8_tras_reg[1] && div8_tras_reg[2]);

FTCPE FTCPE_trasstart (trasstart,trasstart_T,clkbaud8x,!rst,1'b0,key_entry2);
assign trasstart_T = ((EXP30_.EXP)
	|| (!state_tras[2] && !state_tras[1] && !state_tras[3] && 
	!state_tras[0] && !send_state[1] && !trasstart)
	|| (!state_tras[2] && !state_tras[1] && !state_tras[3] && 
	!state_tras[0] && !send_state[2] && !trasstart));

FDCPE FDCPE_txd (txd,EXP25_.EXP,clkbaud8x,1'b0,!rst,key_entry2);

FDCPE FDCPE_txd_buf0 (txd_buf[0],txd_buf_D[0],clkbaud8x,!rst,1'b0);
assign txd_buf_D[0] = ((EXP28_.EXP)
	|| (EXP29_.EXP)
	|| (key_entry2 && !txd_buf[0] && !div8_tras_reg[0])
	|| (key_entry2 && !txd_buf[0] && !div8_tras_reg[1])
	|| (state_tras[1] && state_tras[3] && !state_tras[0] && 
	key_entry2 && !txd_buf[0]));

FTCPE FTCPE_txd_buf1 (txd_buf[1],EXP21_.EXP,clkbaud8x,!rst,1'b0);

FDCPE FDCPE_txd_buf2 (txd_buf[2],txd_buf_D[2],clkbaud8x,!rst,1'b0);
assign txd_buf_D[2] = ((EXP27_.EXP)
	|| (key_entry2 && !txd_buf[2] && !div8_tras_reg[0])
	|| (state_tras[1] && state_tras[3] && !state_tras[0] && 
	key_entry2 && !txd_buf[2]));

FDCPE FDCPE_txd_buf3 (txd_buf[3],txd_buf_D[3],clkbaud8x,!rst,1'b0);
assign txd_buf_D[3] = ((EXP23_.EXP)
	|| (key_entry2 && txd_buf[3] && !div8_tras_reg[0]));

FTCPE FTCPE_txd_buf4 (txd_buf[4],txd_buf_T[4],clkbaud8x,!rst,1'b0);
assign txd_buf_T[4] = ((EXP10_.EXP)
	|| (div8_tras_reg[0].EXP)
	|| (!key_entry2 && !txd_buf[4] && key_entry1)
	|| (state_tras[2] && !state_tras[3] && key_entry2 && 
	!txd_buf[4] && div8_tras_reg[0] && txd_buf[5] && div8_tras_reg[1] && 
	div8_tras_reg[2])
	|| (state_tras[1] && !state_tras[3] && key_entry2 && 
	!txd_buf[4] && div8_tras_reg[0] && txd_buf[5] && div8_tras_reg[1] && 
	div8_tras_reg[2]));

FTCPE FTCPE_txd_buf5 (txd_buf[5],txd_buf_T[5],clkbaud8x,!rst,1'b0);
assign txd_buf_T[5] = ((rxd_reg2.EXP)
	|| (EXP11_.EXP)
	|| (!key_entry2 && !txd_buf[5] && key_entry1)
	|| (state_tras[2] && !state_tras[3] && key_entry2 && 
	div8_tras_reg[0] && !txd_buf[5] && div8_tras_reg[1] && div8_tras_reg[2] && 
	txd_buf[6])
	|| (state_tras[1] && !state_tras[3] && key_entry2 && 
	div8_tras_reg[0] && !txd_buf[5] && div8_tras_reg[1] && div8_tras_reg[2] && 
	txd_buf[6]));

FTCPE FTCPE_txd_buf6 (txd_buf[6],txd_buf_T[6],clkbaud8x,!rst,1'b0);
assign txd_buf_T[6] = ((EXP13_.EXP)
	|| (!key_entry2 && !txd_buf[6] && key_entry1)
	|| (state_tras[2] && !state_tras[3] && key_entry2 && 
	div8_tras_reg[0] && div8_tras_reg[1] && div8_tras_reg[2] && txd_buf[6]));

Register Legend:
 FDCPE (Q,D,C,CLR,PRE,CE); 
 FTCPE (Q,D,C,CLR,PRE,CE); 
 LDCP  (Q,D,G,CLR,PRE); 

******************************  Device Pin Out *****************************

Device : XC95144XL-10-TQ144


Pin Signal                         Pin Signal                        
No. Name                           No. Name                          
  1 VCC                              73 VCC                           
  2 KPR                              74 KPR                           
  3 KPR                              75 KPR                           
  4 KPR                              76 KPR                           
  5 KPR                              77 rxd                           
  6 KPR                              78 KPR                           
  7 KPR                              79 txd                           
  8 VCC                              80 KPR                           
  9 KPR                              81 KPR                           
 10 KPR                              82 KPR                           
 11 KPR                              83 KPR                           
 12 KPR
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