initial1.v

来自「Mars-XC2S50-S-Core-V2.0开发板核心板的说明和设计文档」· Verilog 代码 · 共 35 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    17:55:14 02/22/06
// Design Name:    
// Module Name:    ps2
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module initial1(rx_read,tx_write,tx_data);
  
     output rx_read;
	  output tx_write;
	  output [7:0]tx_data;
	 


assign rx_read = 0;
assign tx_write= 0;
assign tx_data = 8'h11;


endmodule