baud_gen.v

来自「RS232的UART编程」· Verilog 代码 · 共 46 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    10:12:47 04/02/2009 
// Design Name: 
// Module Name:    baud_gen 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module baud_gen(clk_50MHz,rst_p,bclk);
input clk_50MHz;
input rst_p;
output bclk;
reg bclk;

reg [8:0]  cnt;

always @(posedge clk_50MHz)  begin
    if(rst_p)  begin
	      cnt<=0;
			bclk<=0;
		end
	else   begin
	   if(cnt>324)  begin
		cnt<=0;
		bclk<=1;
		end
		else  begin
		cnt<= cnt+1;
		bclk<=0;
		end
	end
end
endmodule