_primary.vhd

来自「基于Fusion系列AFS600的FPGA的51核」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity stimulus is
    port(
        reset           : out    vl_logic;
        clk48m          : out    vl_logic
    );
end stimulus;