_primary.vhd

来自「实现FPGA与DSP之间通信的接口,利用DSP的标准EMIF接口」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity Test is
    generic(
        PERIOD          : integer := 10;
        DUTY_CYCLE      : real    := 0.500000;
        OFFSET          : integer := 20
    );
end Test;