rdrom_top.v

用SmartGen生成一个256*8的大小同步FIFO

// RDROM_top.v
/************* RDROM_top *************************
**模块名称：RDROM_top
**功能描述：将串口接收、发送模块和RAM及其控制模块连接
**创建日期：2007年5月11日
***************************************************/

module RDROM_top(clk_48m,key,rst,TXD);
//--input----------------------
input       clk_48m; //系统同步时钟
input       key;      //控制读写的按键输入信号

//--output---------------------
output      rst;      //发送数据信号指示输出
output      TXD;      //串口发送数据口

//--中间连线------------------
wire [6:0]  Raddress_temp;          //地址连线
wire [7:0]  datard;                 //数据连线
wire        TI_temp,sendwr_temp;    //使能信号连线
wire        rst_temp;               //发送数据使能

assign rst = rst_temp;  

send send(                          //发送模块
          .clk(clk_48m),
          .TXD(TXD),
          .TI(TI_temp),
          .WR(sendwr_temp),
          .Datain(datard)
          );

ctrl_ROM u1(                       //控制读取ROM数据
            .key(key),
            .clk(clk_48m),
            .rst(rst_temp),
            .Raddress(Raddress_temp),
            .TI(TI_temp),
            .sendwr(sendwr_temp)
            );

flashROM u2(                      //FlashROM
            .CLK(clk_48m),
            .ADDR(Raddress_temp),
            .DOUT(datard)
            );

endmodule