tp_ram_top.v

Actel双端口存储；通过串口发送数据初始化RAM

// tp_ram_top.v
/************* tp_ram_top *************************
**模块名称：tp_ram_top
**功能描述：将串口接收、发送模块和RAM及其控制模块连接
**创建日期：2007年5月11日
***************************************************/

module tp_ram_top(clk_48m,key,RXD,rst,TXD);
//--input----------------------
input       clk_48m; //系统同步时钟
input       key;      //控制读写的按键输入信号
input       RXD;      //串口接收数据口

//--output---------------------
output      rst;      //复位信号，可用于扩展功能用。现在作为读写指示输出
output      TXD;      //串口发送数据口

//--中间连线------------------
wire [7:0] Waddress_temp,Raddress_temp; //地址连线
wire [7:0] datawr,datard;               //数据连线
wire RI_temp,TI_temp,sendwr_temp;       //使能信号连线
wire rst_temp;                          //复位信号

assign rst=rst_temp;  

rec rec(                            //串口接收模块
        .clk(clk_48m),    
        .RXD(RXD),
        .Dataout(datawr),
        .RI(RI_temp));

send send(                          //串口发送模块
          .clk(clk_48m),
          .TXD(TXD),
          .TI(TI_temp),
          .WR(sendwr_temp),
          .Datain(datard));

ctrl_RAM u1(                      //Two Port RAM控制模块
            .key(key),
            .RI(RI_temp),
            .clk(clk_48m),
            .rst(rst_temp),
            .Waddress(Waddress_temp),
            .Raddress(Raddress_temp),
            .TI(TI_temp),
            .sendwr(sendwr_temp));

ram25608 u2(                      //256*8 RAM
            .WD(datawr),
            .RD(datard),
            .WEN(rst_temp),
            .REN(rst_temp),
            .WADDR(Waddress_temp),
            .RADDR(Raddress_temp),
            .RWCLK(clk_48m));


endmodule