test_clk16x.v

来自「带有自适应功能的UART」· Verilog 代码 · 共 71 行

module test_clk16x;
  reg clk,rst,Din;
  wire clk16x;
  
  clk16x   u1(.clk(clk),.rst(rst),.Din(Din),.clk16x(clk16x));
  
  initial
  begin
    rst=0;
    clk=0;
    Din=1;
    
    #10 rst=1;
    #10 rst=0;
    
/*    #833333 in=0;
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=0;
    #833333 in=0;
    #833333 in=1;
    
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=1;
    #833333 in=0;
    #833333 in=1;
    #833333 in=1;
    #833333 in=1;
    #833333 in=0;
   #833333 in=1;
 */ 
 
 
    #833333 Din=0;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
    #833333 Din=0;
    #833333 Din=1;
  end
  
  always #50 clk=~clk;
  
endmodule