📄 uart.v
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`timescale 1ns / 100psmodule uart (dout,data_ready,framing_error,parity_error, rxd,clk16x,rdn, din,tbre,tsre,wrn,sdo, clk,rst,clk16x);output tbre ;output tsre ;output sdo ;input [7:0] din ;input rst ;input clk ;input wrn ;input rxd ;input rdn ;output [7:0] dout ;output data_ready ;output framing_error ;output parity_error ;output clk16x;rcvr u1 (dout,data_ready,framing_error,parity_error,rxd,clk16x,rst,rdn) ;txmit u2 (din,tbre,tsre,rst,clk16x,wrn,sdo) ;clk16x u3(clk,rst,rxd,clk16x);endmodule
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