实验接线.txt

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1、CPLD中的L0---L15接到点阵模块的L0--L15；
2、CPLD中的A0---A3 接到点模块的SEL0---SEL3；
3、CPLD中的CR  接到拨动开关D0上，并将拨动开关拨到下面（即低电平）；
4、CPLD中的CKDSP 接到时钟的CLK2使其为4.88KHz、HZSEL接到时钟的CLK5使其为1.2Hz;（即将F_SEL1、
    F_SEL2、F_SEL3、F_SEL4、F_SEL5、CLK2、CLK5的跳线都跳到1/16)
 注：该实验只能上10K以上系列芯片上实现。用7128门数不够。
     


    实验结果：在16*16点阵上显示“北京精仪达盛科技”。