📄 rom.rpt
字号:
B19 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 3/22( 13%)
B20 6/ 8( 75%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 9/22( 40%)
B21 8/ 8(100%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 20/22( 90%)
B22 8/ 8(100%) 3/ 8( 37%) 5/ 8( 62%) 0/2 0/2 13/22( 59%)
B23 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 17/22( 77%)
B24 5/ 8( 62%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 6/22( 27%)
C1 8/ 8(100%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 20/22( 90%)
C2 7/ 8( 87%) 1/ 8( 12%) 2/ 8( 25%) 0/2 0/2 17/22( 77%)
C3 8/ 8(100%) 1/ 8( 12%) 2/ 8( 25%) 0/2 0/2 16/22( 72%)
C4 8/ 8(100%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 20/22( 90%)
C5 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 19/22( 86%)
C6 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 17/22( 77%)
C7 3/ 8( 37%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 8/22( 36%)
C8 4/ 8( 50%) 3/ 8( 37%) 4/ 8( 50%) 0/2 0/2 5/22( 22%)
C9 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 17/22( 77%)
C10 6/ 8( 75%) 0/ 8( 0%) 6/ 8( 75%) 0/2 0/2 9/22( 40%)
C11 7/ 8( 87%) 1/ 8( 12%) 4/ 8( 50%) 0/2 0/2 11/22( 50%)
C12 8/ 8(100%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 20/22( 90%)
C13 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 13/22( 59%)
C14 4/ 8( 50%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
C15 7/ 8( 87%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 10/22( 45%)
C16 7/ 8( 87%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 17/22( 77%)
C17 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 16/22( 72%)
C18 8/ 8(100%) 1/ 8( 12%) 6/ 8( 75%) 0/2 0/2 14/22( 63%)
C19 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 19/22( 86%)
C20 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 19/22( 86%)
C21 8/ 8(100%) 1/ 8( 12%) 7/ 8( 87%) 0/2 0/2 10/22( 45%)
C22 8/ 8(100%) 1/ 8( 12%) 2/ 8( 25%) 0/2 0/2 19/22( 86%)
C23 8/ 8(100%) 0/ 8( 0%) 7/ 8( 87%) 0/2 0/2 10/22( 45%)
C24 4/ 8( 50%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 6/22( 27%)
D6 2/ 8( 25%) 2/ 8( 25%) 0/ 8( 0%) 0/2 0/2 5/22( 22%)
D7 1/ 8( 12%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 2/22( 9%)
D8 2/ 8( 25%) 2/ 8( 25%) 0/ 8( 0%) 0/2 0/2 4/22( 18%)
D9 1/ 8( 12%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 2/22( 9%)
E1 8/ 8(100%) 1/ 8( 12%) 4/ 8( 50%) 0/2 0/2 13/22( 59%)
E2 2/ 8( 25%) 1/ 8( 12%) 2/ 8( 25%) 0/2 0/2 6/22( 27%)
E3 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 15/22( 68%)
E4 2/ 8( 25%) 2/ 8( 25%) 0/ 8( 0%) 0/2 0/2 6/22( 27%)
E5 8/ 8(100%) 1/ 8( 12%) 7/ 8( 87%) 0/2 0/2 15/22( 68%)
E6 8/ 8(100%) 2/ 8( 25%) 3/ 8( 37%) 0/2 0/2 16/22( 72%)
E7 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 12/22( 54%)
E8 8/ 8(100%) 4/ 8( 50%) 1/ 8( 12%) 0/2 0/2 13/22( 59%)
E9 8/ 8(100%) 6/ 8( 75%) 2/ 8( 25%) 0/2 0/2 10/22( 45%)
E10 8/ 8(100%) 1/ 8( 12%) 4/ 8( 50%) 0/2 0/2 14/22( 63%)
E11 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 17/22( 77%)
E12 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 14/22( 63%)
E13 2/ 8( 25%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 5/22( 22%)
E14 2/ 8( 25%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 3/22( 13%)
E15 8/ 8(100%) 2/ 8( 25%) 2/ 8( 25%) 0/2 0/2 13/22( 59%)
E16 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 3/22( 13%)
E17 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 14/22( 63%)
E18 8/ 8(100%) 2/ 8( 25%) 2/ 8( 25%) 0/2 0/2 10/22( 45%)
E19 8/ 8(100%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 20/22( 90%)
E20 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 2/22( 9%)
E21 6/ 8( 75%) 2/ 8( 25%) 0/ 8( 0%) 0/2 0/2 14/22( 63%)
E22 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 14/22( 63%)
E23 8/ 8(100%) 3/ 8( 37%) 0/ 8( 0%) 0/2 0/2 17/22( 77%)
E24 8/ 8(100%) 2/ 8( 25%) 8/ 8(100%) 0/2 0/2 8/22( 36%)
F1 7/ 8( 87%) 3/ 8( 37%) 4/ 8( 50%) 0/2 0/2 9/22( 40%)
F2 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 18/22( 81%)
F3 7/ 8( 87%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 13/22( 59%)
F4 8/ 8(100%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 13/22( 59%)
F5 8/ 8(100%) 2/ 8( 25%) 0/ 8( 0%) 0/2 0/2 18/22( 81%)
F6 6/ 8( 75%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 15/22( 68%)
F7 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 18/22( 81%)
F8 5/ 8( 62%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 7/22( 31%)
F9 6/ 8( 75%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 15/22( 68%)
F10 6/ 8( 75%) 4/ 8( 50%) 4/ 8( 50%) 0/2 0/2 9/22( 40%)
F11 3/ 8( 37%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 5/22( 22%)
F12 4/ 8( 50%) 1/ 8( 12%) 4/ 8( 50%) 0/2 0/2 5/22( 22%)
F13 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 13/22( 59%)
F14 6/ 8( 75%) 1/ 8( 12%) 2/ 8( 25%) 0/2 0/2 9/22( 40%)
F15 7/ 8( 87%) 1/ 8( 12%) 0/ 8( 0%) 0/2 0/2 17/22( 77%)
F16 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 10/22( 45%)
F17 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 10/22( 45%)
F18 5/ 8( 62%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 8/22( 36%)
F19 7/ 8( 87%) 0/ 8( 0%) 6/ 8( 75%) 0/2 0/2 9/22( 40%)
F20 7/ 8( 87%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 13/22( 59%)
F21 6/ 8( 75%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 15/22( 68%)
F22 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 9/22( 40%)
F23 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 15/22( 68%)
F24 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 15/22( 68%)
Embedded Column Row
Array Embedded Interconnect Interconnect Read/ External
Block Cells Driven Driven Clocks Write Interconnect
Total dedicated input pins used: 6/6 (100%)
Total I/O pins used: 19/96 ( 19%)
Total logic cells used: 668/1152 ( 57%)
Total embedded cells used: 0/48 ( 0%)
Total EABs used: 0/6 ( 0%)
Average fan-in: 3.49/4 ( 87%)
Total fan-in: 2332/4608 ( 50%)
Total input pins required: 9
Total input I/O cell registers required: 0
Total output pins required: 16
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 0
Total reserved pins required 0
Total logic cells required: 668
Total flipflops required: 0
Total packed registers required: 0
Total logic cells in carry chains: 0
Total number of carry chains: 0
Total logic cells in cascade chains: 0
Total number of cascade chains: 0
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 275/1152 ( 23%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 EA 13 14 15 16 17 18 19 20 21 22 23 24 Total(LC/EC)
A: 0 8 8 0 0 0 8 4 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 28/0
B: 8 2 7 8 7 7 7 8 8 4 8 2 0 2 5 7 8 8 8 2 6 8 8 8 5 151/0
C: 8 7 8 8 8 8 3 4 8 6 7 8 0 8 4 7 7 8 8 8 8 8 8 8 4 169/0
D: 0 0 0 0 0 2 1 2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 6/0
E: 8 2 7 2 8 8 8 8 8 8 8 8 0 2 2 8 2 8 8 8 1 6 8 8 8 152/0
F: 7 8 7 8 8 6 8 5 6 6 3 4 0 8 6 7 8 8 5 7 7 6 8 8 8 162/0
Total: 31 27 37 26 31 31 35 31 31 24 26 22 0 20 17 29 25 32 29 25 22 28 32 32 25 668/0
Device-Specific Information: f:\test52\10k10 rom\led\rom.rpt
rom
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
124 - - - -- INPUT 0 0 0 16 A0
55 - - - -- INPUT 0 0 0 16 A1
126 - - - -- INPUT 0 0 0 16 A2
144 - - A -- INPUT 0 0 0 12 A3
56 - - - -- INPUT 0 0 0 16 A4
102 - - A -- INPUT 0 0 0 12 A5
125 - - - -- INPUT 0 0 0 12 A6
100 - - A -- INPUT 0 0 0 12 A7
54 - - - -- INPUT 0 0 0 17 CR
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information: f:\test52\10k10 rom\led\rom.rpt
rom
** OUTPUTS **
Fed By Fed By Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
112 - - - 02 OUTPUT 0 1 0 0 L0
91 - - C -- OUTPUT 0 1 0 0 L1
92 - - C -- OUTPUT 0 1 0 0 L2
90 - - C -- OUTPUT 0 1 0 0 L3
114 - - - 04 OUTPUT 0 1 0 0 L4
135 - - - 19 OUTPUT 0 1 0 0 L5
113 - - - 03 OUTPUT 0 1 0 0 L6
122 - - - 13 OUTPUT 0 1 0 0 L7
118 - - - 06 OUTPUT 0 1 0 0 L8
12 - - C -- OUTPUT 0 1 0 0 L9
14 - - C -- OUTPUT 0 1 0 0 L10
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