📄 fenpin.vhd
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library ieee; --1.5MHz分频为38KHz
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
div40:out std_logic);
end;
architecture one of fenpin is
signal cnt:std_logic_vector(4 downto 0);
signal clk_temp:std_logic;
constant m:integer:=19;
begin
process(clk)
begin
if clk'event and clk='1' then
if cnt=m then
clk_temp<=not clk_temp;
cnt<="00000";
else
cnt<=cnt+1;
end if;
end if;
end process;
div40<=clk_temp;
end;
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