aa.v

来自「altera公司的FPGA的一些开发用的VHDL的源代码用于学习」· Verilog 代码 · 共 15 行

module aa(a,b,bb);

inout b;
input a;
output bb;

reg [2:0] b,bb;

always @(a)begin
  if(a)
    b = 3'b110;
  else
    bb = b;
end
endmodule