📄 addrlogic.fit.rpt
字号:
; 14 ; 13 ; -- ; RESERVED ; ; ; ; ;
; 15 ; 14 ; -- ; VCC ; power ; ; ; ;
; 16 ; 15 ; -- ; RESERVED ; ; ; ; ;
; 17 ; 16 ; -- ; RESERVED ; ; ; ; ;
; 18 ; 17 ; -- ; RESERVED ; ; ; ; ;
; 19 ; 18 ; -- ; RESERVED ; ; ; ; ;
; 20 ; 19 ; -- ; RESERVED ; ; ; ; ;
; 21 ; 20 ; -- ; data ; input ; TTL ; ; N ;
; 22 ; 21 ; -- ; GND ; gnd ; ; ; ;
; 23 ; 22 ; -- ; VCC ; power ; ; ; ;
; 24 ; 23 ; -- ; RESERVED ; ; ; ; ;
; 25 ; 24 ; -- ; RESERVED ; ; ; ; ;
; 26 ; 25 ; -- ; RESERVED ; ; ; ; ;
; 27 ; 26 ; -- ; RESERVED ; ; ; ; ;
; 28 ; 27 ; -- ; RESERVED ; ; ; ; ;
; 29 ; 28 ; -- ; RESERVED ; ; ; ; ;
; 30 ; 29 ; -- ; GND ; gnd ; ; ; ;
; 31 ; 30 ; -- ; RESERVED ; ; ; ; ;
; 32 ; 31 ; -- ; +TCK ; input ; TTL ; ; N ;
; 33 ; 32 ; -- ; RESERVED ; ; ; ; ;
; 34 ; 33 ; -- ; RESERVED ; ; ; ; ;
; 35 ; 34 ; -- ; VCC ; power ; ; ; ;
; 36 ; 35 ; -- ; RESERVED ; ; ; ; ;
; 37 ; 36 ; -- ; RESERVED ; ; ; ; ;
; 38 ; 37 ; -- ; *TDO ; output ; TTL ; ; N ;
; 39 ; 38 ; -- ; RESERVED ; ; ; ; ;
; 40 ; 39 ; -- ; RESERVED ; ; ; ; ;
; 41 ; 40 ; -- ; RESERVED ; ; ; ; ;
; 42 ; 41 ; -- ; GND ; gnd ; ; ; ;
; 43 ; 42 ; -- ; clock ; input ; TTL ; ; N ;
; 44 ; 43 ; -- ; GND+ ; ; ; ; ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
+--------------------------------------------------------------------------------------------------+
; I/O Standard ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL ; - ; 1 ; 0 ; 0 ; 1 ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
+---------------------------------------------------------------------+
; Dedicated Inputs I/O ;
+-------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+-------+-------+-------+-------+--------------+------------+---------+
; clock ; 43 ; Input ; -- ; TTL ; - ; 0 mA ;
+-------+-------+-------+-------+--------------+------------+---------+
+----------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+--------------+------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+------+------------------------+
; TTL ; 0 pF ; Not Available ;
+--------------+------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |addrlogic ; 11 ; 13 ; |addrlogic ;
; |74164:9| ; 5 ; 0 ; |addrlogic|74164:9 ;
; |74169:4| ; 2 ; 0 ; |addrlogic|74169:4 ;
; |7474:17| ; 1 ; 0 ; |addrlogic|7474:17 ;
; |7474:18| ; 1 ; 0 ; |addrlogic|7474:18 ;
; |7474:1| ; 2 ; 0 ; |addrlogic|7474:1 ;
+----------------------------+------------+------+---------------------+
+---------------------------------------------------------------------------------------+
; Control Signals ;
+-------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+-------+--------+----------------------+------------------+
; clock ; PIN_43 ; 11 ; Clock ; yes ; On ; -- ;
+-------+----------+---------+-------+--------+----------------------+------------------+
+----------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+----------------------+------------------+
; clock ; PIN_43 ; 11 ; On ; -- ;
+-------+----------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name ; Fan-Out ;
+------------+--------------------+
; data ; 2 ;
; 74164:9|7 ; 2 ;
; 74164:9|6 ; 2 ;
; 74164:9|5 ; 2 ;
; 74164:9|4 ; 2 ;
; 74164:9|3 ; 2 ;
; 74169:4|3 ; 2 ;
; 74169:4|15 ; 1 ;
; 7474:1|9 ; 1 ;
; 7474:1|10 ; 1 ;
; 7474:17|9 ; 1 ;
; 7474:18|9 ; 1 ;
+------------+--------------------+
+-----------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------+
; Output enables ; 0 / 6 ( 0 % ) ;
; PIA buffers ; 11 / 72 ( 15 % ) ;
+----------------------------+------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 5.50) ; Number of LABs (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0 ; 1 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 1 ;
+----------------------------------------+-----------------------------+
+----------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+----------------------------+----------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+----------------------------+----------------+
; A ; LC3 ; clock ; A6, 74169:4|15 ;
; A ; LC11 ; clock, data ; 7474:17|9 ;
; A ; LC10 ; clock, 7474:18|9 ; 7474:1|10 ;
; A ; LC9 ; clock, 7474:17|9, data ; 74164:9|3 ;
; A ; LC5 ; clock, 7474:1|10 ; A8, 74164:9|4 ;
; A ; LC6 ; clock, 74164:9|3 ; A9, 74164:9|5 ;
; A ; LC7 ; clock, 74164:9|4 ; A10, 74164:9|6 ;
; A ; LC8 ; clock, 74164:9|5 ; A11, 74164:9|7 ;
; A ; LC2 ; clock, 74164:9|6 ; A12, 7474:1|9 ;
; A ; LC4 ; clock, 74164:9|7 ; 74169:4|15 ;
; A ; LC1 ; clock, 74169:4|3, 7474:1|9 ; A7 ;
+-----+------------+----------------------------+----------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
Info: Processing started: Wed Jun 04 23:00:53 2008
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off addrlogic -c addrlogic
Info: Automatically selected device EPM7032SLC44-5 for design addrlogic
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed Jun 04 23:00:53 2008
Info: Elapsed time: 00:00:01
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