enc_dec.fit.rpt

以C语言和Java语言、嵌入式开发、算法实现为主

; Optimize Hold Timing                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                        ; Off                            ; Off                            ;
; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
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; Pin-Out File ;
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The pin-out file can be found in E:/My viterbi/viterbi213/enc_dec.pin.


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; Fitter Resource Usage Summary                                      ;
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; Resource                                    ; Usage                ;
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; Total logic elements                        ; 138 / 10,570 ( 1 % ) ;
;     -- Combinational with no register       ; 73                   ;
;     -- Register only                        ; 4                    ;
;     -- Combinational with a register        ; 61                   ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 0                    ;
;     -- 3 input functions                    ; 75                   ;
;     -- 2 input functions                    ; 57                   ;
;     -- 1 input functions                    ; 2                    ;
;     -- 0 input functions                    ; 4                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 77                   ;
;     -- arithmetic mode                      ; 61                   ;
;     -- qfbk mode                            ; 2                    ;
;     -- register cascade mode                ; 0                    ;
;     -- synchronous clear/load mode          ; 29                   ;
;     -- asynchronous clear/load mode         ; 0                    ;
;                                             ;                      ;
; Total LABs                                  ; 19 / 1,057 ( 2 % )   ;
; Logic elements in carry chains              ; 73                   ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 79 / 336 ( 24 % )    ;
;     -- Clock pins                           ; 2 / 16 ( 13 % )      ;
; Global signals                              ; 1                    ;
; M512s                                       ; 0 / 94 ( 0 % )       ;
; M4Ks                                        ; 0 / 60 ( 0 % )       ;
; M-RAMs                                      ; 0 / 1 ( 0 % )        ;
; Total memory bits                           ; 0 / 920,448 ( 0 % )  ;
; Total RAM block bits                        ; 0 / 920,448 ( 0 % )  ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )       ;
; PLLs                                        ; 0 / 6 ( 0 % )        ;
; Global clocks                               ; 1 / 16 ( 6 % )       ;
; Regional clocks                             ; 0 / 16 ( 0 % )       ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )        ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )       ;
; SERDES receivers                            ; 0 / 44 ( 0 % )       ;
; Maximum fan-out node                        ; clk                  ;
; Maximum fan-out                             ; 65                   ;
; Highest non-global fan-out signal           ; reset                ;
; Highest non-global fan-out                  ; 31                   ;
; Total fan-out                               ; 529                  ;
; Average fan-out                             ; 2.43                 ;
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