bzh.vhd

单片机和FPGA共同组成的系统

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY BZH IS
PORT (EN,CLK,CLR:IN STD_LOGIC;
      Q:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END;
ARCHITECTURE BHV OF BZH IS
BEGIN
PROCESS (CLK,CLR)
VARIABLE Q1:STD_LOGIC_VECTOR(31 DOWNTO 0);
BEGIN
IF CLR='0' THEN Q1:=(OTHERS=>'0');
ELSIF CLK'EVENT AND CLK='1' THEN 
IF EN='1' THEN Q1:=Q1+1;
END IF;
END IF;
Q<=Q1;
END PROCESS;
END;