controltest.v

来自「dds编程代码 希望对别人有帮助 其功能是根据dds的原理编写」· Verilog 代码 · 共 24 行

//工作模式控制模块：control.v
// module  control(clk,keyin,wavemode,length);
`timescale   1ns/1ns
module  controltest();
    reg [3:0]keyin; // 输入键值
    reg clk;  //系统时钟 
    wire[1:0]wavemode; //输出波形模式值
    wire[23:0] length;  //输出频率控制字
    reg [23:0] fredata;
   
     initial
        begin
              clk=0;
              keyin=4'b0001;
              #10240   keyin=4'b0010;
              #20480   keyin=4'b0010;
              #30720   keyin=4'b0010;
        end 
      always
        begin
              #50 clk=~clk;
        end       
   
 endmodule