counter.v

来自「dds编程代码 希望对别人有帮助 其功能是根据dds的原理编写」· Verilog 代码 · 共 14 行

//地址计数模块：couter.v
`timescale  1ns/1ns
 module  counter(clk,data,address);
   input  clk;    //声明系统时钟clk
   input  [23:0]data;  //声明24位的频率控制字
   output  reg[9:0] address;
   reg     [23:0]phaseadder=24'h000000;
      always@(posedge  clk)
            begin
                 phaseadder=phaseadder+data;
                 address=phaseadder[23:14];
            end
  endmodule