fangbo.v

来自「dds编程代码 希望对别人有帮助 其功能是根据dds的原理编写」· Verilog 代码 · 共 15 行

//方波产生模块:fangbo.v
`timescale  1ns/1ns
 module  fangbo(clk,address,qfangbo);
      input  clk;  //系统时钟
      input  [9:0]address;  //10位地址输入信号
      output [8:0] qfangbo;  //输出方波幅度信号
        reg[8:0] qfangbo; 
         always@(posedge  clk)
             begin
                 if(address<=10'b01_1111_1111)
                    qfangbo[8:0]=9'b0_0000_0000;
                 else  qfangbo[8:0]=9'b0_1111_1111;
                 end
 endmodule