📄 高性能fpga中的高速serdes接口 -- edn电子设计技术.htm

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content="串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统的带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是独立的ASSP或ASIC器件。在过去几年中已经看到有内置SERDES 的FPGA器件系列。这些器件对替代独立的SERDES器件很有吸引力。然而，这些基于SERDES的FPGA往往价格昂贵，因为它们是高端（因而更昂贵） FPGA器件系列的一部分。" 
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<H2>您现在的位置：<A href="http://www.ednchina.com/">首页</A>&nbsp;&gt;&nbsp; <A 
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href="http://www.ednchina.com/TechClass/PLDFPGA/Default.aspx">可编程器件</A><SPAN 
style="DISPLAY: inline-block">&nbsp;&gt;&nbsp;</SPAN> 正文</H2></DIV>
<DIV class=content>
<H2 class=center>高性能FPGA中的高速SERDES接口</H2>
<H3 class="center pt10px gray"><SPAN id=ctl00_Main_TechChannelArea>技术分类： <A 
href="http://www.ednchina.com/TechClass/PLDFPGA/Default.aspx">可编程器件</A>&nbsp; 
</SPAN>| 2009-03-11 <BR>莱迪思半导体: EDN China</H3>
<DIV id=ArticleContent>
<P>　　<STRONG>引言</STRONG></P>
<P>　　串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统的带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 
解串器）所取代 。起初， SERDES是独立的ASSP或ASIC器件。在过去几年中已经看到有内置SERDES 的<A title=FPGA 
style="COLOR: blue; TEXT-DECORATION: underline" 
href="http://article.ednchina.com/word/203748.aspx">FPGA</A>器件系列。这些器件对替代独立的SERDES器件很有吸引力。然而，这些基于SERDES的FPGA往往价格昂贵，因为它们是高端（因而更昂贵） 
FPGA器件系列的一部分。莱迪思半导体公司在这一领域一直是先驱者，已经推出了两款低成本带有SERDES的 FPGA器件系列，在2007年推出了<A 
title=Lattice style="COLOR: blue; TEXT-DECORATION: underline" 
href="http://article.ednchina.com/word/203749.aspx">Lattice</A>ECP2M，最近又推出了 
LatticeECP3 。ECP2M和ECP3 FPGA为设计者提供了两全其美的产品：一种高性能、低成本具有内置高性能SERDES 
的FPGA。这些器件为设计人员提供一个低成本综合平台，以满足他们设计下一代产品的需求。莱迪思还为客户提供了高性能具有SERDES的FPGA器件系列LatticeSC 
/M，芯片上拥有额外的ASIC IP。</P>
<P>　　莱迪思的SERDES设计超过了各种常用协议规定的严格的抖动和驱动需求。 
LatticeECP2M和LatticeECP3的低成本、高性能带有SERDES功能的FPGA系列为用户设计下一代系统提供了一个很好的平台。器件的一些亮点如下：</P>
<UL>
  <LI>低功耗：工作于3.2Gbps的速率时，每个通道功耗额定为90mW 。 
  <LI>针对芯片至芯片和小型背板（不超过40英寸的FR - 4 ），能可靠传输和恢复串行信号。 
  <LI>嵌入式物理编码子层块，支持流行的串行协议，如1吉比特<A title=以太网 
  style="COLOR: blue; TEXT-DECORATION: underline" 
  href="http://article.ednchina.com/word/203751.aspx">以太网</A>，10吉比特以太网（ XAUI 
  ）、PCI Express 、Serial RapidIO SMPTE 。 
  <LI>支持无线协议，如CPRI 、OBSAI等，包括用于实现多跳的一个低延迟变化选择。 
  <LI>灵活的SERDES模块 ：多个标准/协议可以混合于单个模块中。 
  <LI>针对低成本器件系列，它提供业界领先的结构和IO性能的高性能、低成本、低功耗FPGA 。 
  <LI>辅以业界领先的软件，知识产权核和评估平台，能够实施完整的解决方案的设计。</LI></UL>
<P>　　<STRONG>SERDES结构</STRONG></P>
<P>　　SERDES主要由物理介质相关（ PMD）子层、物理媒介附加（PMA）子层和物理编码子层（ PCS 
）所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化，PCS负责数据流的编码/解码。在PCS的上面是上层功能。针对FPGA 的SERDES 
，PCS提供了ASIC块和FPGA之间的接口边界。</P>
<P align=center><IMG height=223 alt=串行协议栈的功能划分 hspace=0 
src="高性能FPGA中的高速SERDES接口 -- EDN电子设计技术.files/1.jpg" width=544 border=0></P>
<P align=center>图1 串行协议栈的功能划分</P>
<P>　　<STRONG>流行的串行协议</STRONG></P>
<P>　　以太网（ 1吉比特以太网和10吉比特以太网，或XAUI ）和PCI 
Express是最流行的通信协议。这些协议的每一个都从并行总线接口发展成串行接口，以跟上日益增加的数据传输速率。这些流行的协议共享物理编码子层中的公共块。例如，它们都使用8b/10b编码。 
8b/10b编码提供了非常好的直流平衡，最多5个全0或全1并有良好的跳变密度。这些都有助于提高传输的可靠性。如图2所示，在莱迪思的ECP2M和ECP3器件中的嵌入式ASIC模块包含了PMA和PMD以及PCS公共块，例如，链接同步块和8b/10b编码器/解码器。</P>
<P align=center><IMG height=390 alt=LatticeECP3支持流行的串行协议 hspace=0 
src="高性能FPGA中的高速SERDES接口 -- EDN电子设计技术.files/2.jpg" width=433 border=0></P>
<P align=center>图2&nbsp; LatticeECP3支持流行的串行协议</P>
<P>　　<STRONG>Ethernet</STRONG></P>
<P>　　以太网是使用最广泛的通信协议。以太网的数据传输速率已经从10 Mbps发展至100 Mbps，又发展至1吉比特（ 1000 Mbps 
），继而又发展多吉比特范围： 10 Gbps 、 40 Gbps和100 Gbps。随着数据传输率的发展，链路已经从并行接口（MII、 GMII 
）发展到串行链路（GE、SGMII 、 XAUI等） 。</P>
<P>　　LatticeECP3系列完全符合吉比特以太网和10吉比特以太网协议。该SERDES是符合针对1000 BASE-X吉比特以太网的IEEE 
802.3z规范和针对10吉比特以太网XAUI 的IEEE 
802.3-2005规范。如图2所示，LatticeECP3器件支持嵌入SERDES和其他块的以太网物理层，如链路同步、在器件中8b/10b编码/解码以及时钟容限补偿的ASIC模块。将莱迪思的GE/ 
SGMII PCS和MAC IP组合在一起时 ，LatticeECP3为用户提供了一个完全集成的、完全兼容吉比特以太网的解决方案。 </P>
<P>　　LatticeECP3 SERDES超过了由IEEE 802.3-2005规范针对XAUI定义的抖动规格。莱迪思的XAUI 
IP和10吉比特以太网MAC 
IP内核提供一个完全集成的，完全符合10吉比特以太网的平台。LatticeECP3是完全符合支持1吉比特和10吉比特以太网的业界最低成本的FPGA。 <!-- 2009/3/10 21:23:57--></P>
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onclick=artclick(0);><SPAN id=Oppose_num 
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href="http://article.ednchina.com/PLDFPGA/200903060934511.htm">下一页</A></LABLE></DIV></DIV>
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