_primary.vhd

来自「FPGA设计中乒乓设计的源代码」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity test is
    generic(
        period          : integer := 200;
        duty_cycle      : real    := 0.500000;
        offset          : integer := 0
    );
end test;