clock.hier_info

来自「数字电子钟的Verilog HDL语言描述。」· HIER_INFO 代码 · 共 65 行

|clock
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clk_100M => count[22].CLK
clk_100M => count[21].CLK
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clk_100M => count[25].CLK
clk_100M => clk_1k.CLK
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out_data[0] <= WideOr6.DB_MAX_OUTPUT_PORT_TYPE
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out_data[7] <= always4~0.DB_MAX_OUTPUT_PORT_TYPE
out_sel[0] <= out_sel_reg[0].DB_MAX_OUTPUT_PORT_TYPE
out_sel[1] <= out_sel_reg[1].DB_MAX_OUTPUT_PORT_TYPE
out_sel[2] <= out_sel_reg[2].DB_MAX_OUTPUT_PORT_TYPE
out_sel[3] <= out_sel_reg[3].DB_MAX_OUTPUT_PORT_TYPE