watch.sim.rpt

基于quartus II软件 用verilog 语言描述的一个秒表

; |watch|display1[3]       ; |watch|display1[3]       ; pin_out          ;
; |watch|display1[4]       ; |watch|display1[4]       ; pin_out          ;
; |watch|display1[5]       ; |watch|display1[5]       ; pin_out          ;
; |watch|display1[6]       ; |watch|display1[6]       ; pin_out          ;
; |watch|display2[0]       ; |watch|display2[0]       ; pin_out          ;
; |watch|display2[1]       ; |watch|display2[1]       ; pin_out          ;
; |watch|display2[2]       ; |watch|display2[2]       ; pin_out          ;
; |watch|display2[3]       ; |watch|display2[3]       ; pin_out          ;
; |watch|display2[4]       ; |watch|display2[4]       ; pin_out          ;
; |watch|display2[5]       ; |watch|display2[5]       ; pin_out          ;
; |watch|display2[6]       ; |watch|display2[6]       ; pin_out          ;
; |watch|Decoder0~80       ; |watch|Decoder0~80       ; out0             ;
; |watch|Decoder0~81       ; |watch|Decoder0~81       ; out0             ;
; |watch|Decoder0~82       ; |watch|Decoder0~82       ; out0             ;
; |watch|Decoder0~83       ; |watch|Decoder0~83       ; out0             ;
; |watch|Decoder0~84       ; |watch|Decoder0~84       ; out0             ;
; |watch|Decoder0~85       ; |watch|Decoder0~85       ; out0             ;
; |watch|Decoder0~86       ; |watch|Decoder0~86       ; out0             ;
; |watch|Decoder0~87       ; |watch|Decoder0~87       ; out0             ;
; |watch|Decoder0~88       ; |watch|Decoder0~88       ; out0             ;
; |watch|Decoder0~89       ; |watch|Decoder0~89       ; out0             ;
; |watch|Decoder0~90       ; |watch|Decoder0~90       ; out0             ;
; |watch|Decoder0~91       ; |watch|Decoder0~91       ; out0             ;
; |watch|Decoder0~92       ; |watch|Decoder0~92       ; out0             ;
; |watch|Decoder0~93       ; |watch|Decoder0~93       ; out0             ;
; |watch|Decoder0~94       ; |watch|Decoder0~94       ; out0             ;
; |watch|Decoder0~95       ; |watch|Decoder0~95       ; out0             ;
; |watch|Decoder0~96       ; |watch|Decoder0~96       ; out0             ;
; |watch|Decoder0~97       ; |watch|Decoder0~97       ; out0             ;
; |watch|Decoder0~98       ; |watch|Decoder0~98       ; out0             ;
; |watch|Decoder0~99       ; |watch|Decoder0~99       ; out0             ;
; |watch|Decoder0~100      ; |watch|Decoder0~100      ; out0             ;
; |watch|Decoder0~101      ; |watch|Decoder0~101      ; out0             ;
; |watch|Decoder0~102      ; |watch|Decoder0~102      ; out0             ;
; |watch|Decoder0~103      ; |watch|Decoder0~103      ; out0             ;
; |watch|Decoder0~104      ; |watch|Decoder0~104      ; out0             ;
; |watch|Decoder0~105      ; |watch|Decoder0~105      ; out0             ;
; |watch|Decoder0~106      ; |watch|Decoder0~106      ; out0             ;
; |watch|Decoder0~107      ; |watch|Decoder0~107      ; out0             ;
; |watch|Decoder0~108      ; |watch|Decoder0~108      ; out0             ;
; |watch|Decoder0~109      ; |watch|Decoder0~109      ; out0             ;
; |watch|Decoder0~110      ; |watch|Decoder0~110      ; out0             ;
; |watch|Decoder0~111      ; |watch|Decoder0~111      ; out0             ;
; |watch|Decoder0~112      ; |watch|Decoder0~112      ; out0             ;
; |watch|Decoder0~113      ; |watch|Decoder0~113      ; out0             ;
; |watch|Decoder0~114      ; |watch|Decoder0~114      ; out0             ;
; |watch|Decoder0~115      ; |watch|Decoder0~115      ; out0             ;
; |watch|Decoder0~116      ; |watch|Decoder0~116      ; out0             ;
; |watch|Decoder0~117      ; |watch|Decoder0~117      ; out0             ;
; |watch|Decoder0~118      ; |watch|Decoder0~118      ; out0             ;
; |watch|Decoder0~119      ; |watch|Decoder0~119      ; out0             ;
; |watch|Decoder0~120      ; |watch|Decoder0~120      ; out0             ;
; |watch|Decoder0~121      ; |watch|Decoder0~121      ; out0             ;
; |watch|Decoder0~122      ; |watch|Decoder0~122      ; out0             ;
; |watch|Decoder0~123      ; |watch|Decoder0~123      ; out0             ;
; |watch|Decoder0~124      ; |watch|Decoder0~124      ; out0             ;
; |watch|Decoder0~125      ; |watch|Decoder0~125      ; out0             ;
; |watch|Decoder0~126      ; |watch|Decoder0~126      ; out0             ;
; |watch|Decoder0~127      ; |watch|Decoder0~127      ; out0             ;
; |watch|Decoder0~128      ; |watch|Decoder0~128      ; out0             ;
; |watch|Decoder0~129      ; |watch|Decoder0~129      ; out0             ;
; |watch|Decoder0~130      ; |watch|Decoder0~130      ; out0             ;
; |watch|Decoder0~131      ; |watch|Decoder0~131      ; out0             ;
; |watch|Decoder0~132      ; |watch|Decoder0~132      ; out0             ;
; |watch|Decoder0~133      ; |watch|Decoder0~133      ; out0             ;
; |watch|Decoder0~134      ; |watch|Decoder0~134      ; out0             ;
; |watch|Decoder0~137      ; |watch|Decoder0~137      ; out0             ;
; |watch|Decoder0~138      ; |watch|Decoder0~138      ; out              ;
; |watch|Decoder0~139      ; |watch|Decoder0~139      ; out              ;
; |watch|Decoder0~140      ; |watch|Decoder0~140      ; out              ;
; |watch|Decoder0~141      ; |watch|Decoder0~141      ; out              ;
; |watch|Decoder0~142      ; |watch|Decoder0~142      ; out              ;
; |watch|Decoder0~143      ; |watch|Decoder0~143      ; out              ;
; |watch|Decoder0~144      ; |watch|Decoder0~144      ; out              ;
; |watch|Decoder0~145      ; |watch|Decoder0~145      ; out              ;
; |watch|Decoder0~146      ; |watch|Decoder0~146      ; out              ;
; |watch|Decoder0~147      ; |watch|Decoder0~147      ; out              ;
; |watch|Decoder0~148      ; |watch|Decoder0~148      ; out              ;
; |watch|Decoder0~149      ; |watch|Decoder0~149      ; out              ;
; |watch|Decoder0~150      ; |watch|Decoder0~150      ; out              ;
; |watch|Decoder0~151      ; |watch|Decoder0~151      ; out              ;
; |watch|Decoder0~152      ; |watch|Decoder0~152      ; out              ;
; |watch|Decoder0~153      ; |watch|Decoder0~153      ; out              ;
; |watch|LessThan0~24      ; |watch|LessThan0~24      ; out0             ;
; |watch|LessThan0~25      ; |watch|LessThan0~25      ; out0             ;
; |watch|LessThan0~26      ; |watch|LessThan0~26      ; out0             ;
; |watch|LessThan1~24      ; |watch|LessThan1~24      ; out0             ;
; |watch|LessThan1~25      ; |watch|LessThan1~25      ; out0             ;
; |watch|LessThan1~26      ; |watch|LessThan1~26      ; out0             ;
; |watch|LessThan1~27      ; |watch|LessThan1~27      ; out0             ;
; |watch|LessThan1~28      ; |watch|LessThan1~28      ; out0             ;
; |watch|LessThan2~24      ; |watch|LessThan2~24      ; out0             ;
; |watch|LessThan2~25      ; |watch|LessThan2~25      ; out0             ;
; |watch|LessThan2~26      ; |watch|LessThan2~26      ; out0             ;
; |watch|LessThan2~27      ; |watch|LessThan2~27      ; out0             ;
; |watch|LessThan3~24      ; |watch|LessThan3~24      ; out0             ;
; |watch|LessThan3~25      ; |watch|LessThan3~25      ; out0             ;
; |watch|LessThan3~26      ; |watch|LessThan3~26      ; out0             ;
; |watch|LessThan3~27      ; |watch|LessThan3~27      ; out0             ;
; |watch|LessThan3~28      ; |watch|LessThan3~28      ; out0             ;
; |watch|LessThan3~29      ; |watch|LessThan3~29      ; out0             ;
; |watch|LessThan3~30      ; |watch|LessThan3~30      ; out0             ;
; |watch|LessThan4~24      ; |watch|LessThan4~24      ; out0             ;
; |watch|LessThan4~25      ; |watch|LessThan4~25      ; out0             ;
; |watch|LessThan4~26      ; |watch|LessThan4~26      ; out0             ;
; |watch|LessThan5~24      ; |watch|LessThan5~24      ; out0             ;
; |watch|LessThan5~25      ; |watch|LessThan5~25      ; out0             ;
; |watch|LessThan5~26      ; |watch|LessThan5~26      ; out0             ;
; |watch|LessThan5~27      ; |watch|LessThan5~27      ; out0             ;
; |watch|LessThan5~28      ; |watch|LessThan5~28      ; out0             ;
; |watch|LessThan5~29      ; |watch|LessThan5~29      ; out0             ;
; |watch|LessThan6~24      ; |watch|LessThan6~24      ; out0             ;
; |watch|LessThan6~25      ; |watch|LessThan6~25      ; out0             ;
; |watch|LessThan6~26      ; |watch|LessThan6~26      ; out0             ;
; |watch|LessThan6~27      ; |watch|LessThan6~27      ; out0             ;
; |watch|LessThan6~28      ; |watch|LessThan6~28      ; out0             ;
; |watch|LessThan6~29      ; |watch|LessThan6~29      ; out0             ;
; |watch|Add0~30           ; |watch|Add0~30           ; out0             ;
; |watch|Add0~31           ; |watch|Add0~31           ; out0             ;
; |watch|Add0~32           ; |watch|Add0~32           ; out0             ;
; |watch|Add0~33           ; |watch|Add0~33           ; out0             ;
; |watch|Add0~34           ; |watch|Add0~34           ; out0             ;
; |watch|Add0~35           ; |watch|Add0~35           ; out0             ;
; |watch|Add0~36           ; |watch|Add0~36           ; out0             ;
; |watch|Add0~37           ; |watch|Add0~37           ; out0             ;
; |watch|Add0~38           ; |watch|Add0~38           ; out0             ;
+--------------------------+--------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------+
; Missing 1-Value Coverage                                     ;
+---------------------+---------------------+------------------+
; Node Name           ; Output Port Name    ; Output Port Type ;
+---------------------+---------------------+------------------+
; |watch|Decoder0~135 ; |watch|Decoder0~135 ; out0             ;
; |watch|Decoder0~136 ; |watch|Decoder0~136 ; out0             ;
+---------------------+---------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+--------------------------------------------------------------+
; Missing 0-Value Coverage                                     ;
+---------------------+---------------------+------------------+
; Node Name           ; Output Port Name    ; Output Port Type ;
+---------------------+---------------------+------------------+
; |watch|rst          ; |watch|rst          ; out              ;
; |watch|Decoder0~135 ; |watch|Decoder0~135 ; out0             ;
; |watch|Decoder0~136 ; |watch|Decoder0~136 ; out0             ;
+---------------------+---------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
    Info: Processing started: Sat Oct 25 19:59:37 2008
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off watch -c watch
Info: Using vector source file "E:/quartus文档/watch/watch.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      98.49 %
Info: Number of transitions in simulation is 3957
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Allocated 96 megabytes of memory during processing
    Info: Processing ended: Sat Oct 25 19:59:38 2008
    Info: Elapsed time: 00:00:01