dk74x161.v

给予quartus II 软件 verilog 描述的 74ls161 包含仿真波形

module dk74x161(ld_n,rd_n,ep,et,clk,din,dout,c);

input ld_n,rd_n,ep,et,clk;
input [3:0]din;
output [3:0]dout;
output c;

reg [3:0]dout;
reg c;
wire rd;
//reg [3:0]predout;

assign rd=!rd_n;
//always@(predout)
//	dout=predout;
	
always@(posedge clk or posedge rd)
begin
	if(rd)
		begin
			dout=4'b0000;
			//c=1'b0;
		end
	else if(!ld_n)
		begin
			dout=din;
		end
		else 
			begin
				case({ep,et})
					2'b11 : begin dout=dout+1'b1; end
					2'b00,
					2'b10 : begin dout=dout;end
					2'b01 : begin dout=dout;end
				endcase 
			end
end
always@(dout or rd or ep or et)
begin
	if(rd)
		begin c=1'b0;end
	else if(dout==4'b1111)
			begin c=1'b1;end
		 else 
			begin c=1'b0;end
	case({ep,et})
		2'b00,
		2'b10 : begin c=1'b0;end
	endcase
	
end
endmodule