📄 ledwater.v.bak
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module ledwater(clk,rst,dataout);
input clk,rst;
output[11:0] dataout;
reg[11:0] dataout;
reg[22:0] cnt;
always@(posedge clk)
begin
if(!rst) begin
cnt<=0;
dataout<=12'b111110_011111;
end
else begin
cnt<=cnt+1;
if(cnt==23'h7fffff) begin
dataout[4:0]<=dataout[5:1];
dataout[5]<=dataout[0];
dataout[11:7]<=dataout[10:6];
dataout[6]<=dataout[11];
end
end
end
endmodule
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