mux2_1a.v

来自「里面包含了多个verilog源代码例子 包括循环码编解码、加法器等等常用的例子」· Verilog 代码 · 共 9 行

module mux2_1a(out,a,b,sel);
output out;
input a,b,sel;
not (sel_,sel);
and (a1,a,sel_),
    (a2,b,sel);
or  (out,a1,a2);
endmodule