loop1.v

来自「里面包含了多个verilog源代码例子 包括循环码编解码、加法器等等常用的例子」· Verilog 代码 · 共 9 行

module loop1;
integer i;
initial
for(i=0;i<4;i=i+1)
begin
$display("i=%h",i);
end
endmodule