ram256x8.v

来自「里面包含了多个verilog源代码例子 包括循环码编解码、加法器等等常用的例子」· Verilog 代码 · 共 13 行

module ram256x8(data,address,we,inclock,outclock,q);
input[7:0] data;
input[7:0] address;
input we,inclock,outclock;
output[7:0] q;

lpm_ram_dq myram(.q(q),.data(data),.address(address),
  		.we(we),.inclock(inclock),.outclock(outclock));

defparam myram.lpm_width=8;
defparam myram.lpm_widthad=8;
endmodule