gate2.v

来自「里面包含了多个verilog源代码例子 包括循环码编解码、加法器等等常用的例子」· Verilog 代码 · 共 6 行

module gate2(F,A,B,C,D);
input A,B,C,D;
output F;
assign F=(A&B)|(B&C&D);
endmodule