📄 sdr_sdram.rpt
字号:
B4 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
B6 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B7 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
B9 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B13 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B17 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B18 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
B19 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B24 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
B26 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
B27 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
B28 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
B30 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C1 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C2 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C4 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
C6 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
C9 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C10 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C13 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
C15 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
C16 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C17 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
C19 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
C21 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 1/2 1/22( 4%)
C22 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
C27 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C29 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C33 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
C35 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
D1 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
D6 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D12 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D17 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
D18 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
D19 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D20 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D21 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D25 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
D27 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
D31 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
D33 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
D34 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
E1 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 8/22( 36%)
E2 7/ 8( 87%) 1/ 8( 12%) 4/ 8( 50%) 1/2 1/2 6/22( 27%)
E3 8/ 8(100%) 2/ 8( 25%) 1/ 8( 12%) 1/2 1/2 7/22( 31%)
E4 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 1/2 1/2 7/22( 31%)
E5 7/ 8( 87%) 1/ 8( 12%) 3/ 8( 37%) 1/2 1/2 6/22( 27%)
E6 8/ 8(100%) 1/ 8( 12%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
E7 7/ 8( 87%) 1/ 8( 12%) 4/ 8( 50%) 1/2 1/2 6/22( 27%)
E8 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 1/2 1/2 9/22( 40%)
E9 8/ 8(100%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 7/22( 31%)
E10 8/ 8(100%) 3/ 8( 37%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
E11 3/ 8( 37%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 3/22( 13%)
E13 8/ 8(100%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 13/22( 59%)
E14 8/ 8(100%) 0/ 8( 0%) 8/ 8(100%) 1/2 1/2 10/22( 45%)
E15 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 1/2 1/2 6/22( 27%)
E16 8/ 8(100%) 0/ 8( 0%) 8/ 8(100%) 1/2 1/2 10/22( 45%)
E17 7/ 8( 87%) 1/ 8( 12%) 2/ 8( 25%) 1/2 1/2 9/22( 40%)
E18 6/ 8( 75%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 5/22( 22%)
E20 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
E21 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 1/2 1/2 7/22( 31%)
E23 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
E32 4/ 8( 50%) 0/ 8( 0%) 1/ 8( 12%) 1/2 2/2 5/22( 22%)
E35 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 2/22( 9%)
E36 4/ 8( 50%) 0/ 8( 0%) 1/ 8( 12%) 1/2 2/2 5/22( 22%)
F3 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F5 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F8 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F11 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F12 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F13 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F15 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F18 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F20 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F21 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F24 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F27 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F30 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 0/2 1/22( 4%)
F31 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F32 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
F33 2/ 8( 25%) 1/ 8( 12%) 0/ 8( 0%) 1/2 0/2 1/22( 4%)
F35 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 1/2 1/2 1/22( 4%)
Embedded Column Row
Array Embedded Interconnect Interconnect Read/ External
Block Cells Driven Driven Clocks Write Interconnect
Total dedicated input pins used: 6/6 (100%)
Total I/O pins used: 147/165 ( 89%)
Total logic cells used: 327/1728 ( 18%)
Total embedded cells used: 0/96 ( 0%)
Total EABs used: 0/6 ( 0%)
Average fan-in: 1.84/4 ( 46%)
Total fan-in: 604/6912 ( 8%)
Total input pins required: 64
Total input I/O cell registers required: 0
Total output pins required: 57
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 32
Total reserved pins required 0
Total logic cells required: 327
Total flipflops required: 285
Total packed registers required: 0
Total logic cells in carry chains: 16
Total number of carry chains: 1
Total number of carry chains of length 1-8 : 0
Total number of carry chains of length 9-16: 1
Total logic cells in cascade chains: 13
Total number of cascade chains: 6
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 3/1728 ( 0%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 EA 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 Total(LC/EC)
A: 7 8 0 0 0 8 0 2 0 8 0 7 8 0 0 0 3 1 0 0 0 2 0 2 0 0 0 1 2 0 0 2 0 2 0 2 2 67/0
B: 0 0 0 2 0 2 2 0 2 0 0 0 2 0 0 0 2 2 0 2 0 0 0 0 2 0 2 2 2 0 2 0 0 0 0 0 0 26/0
C: 2 2 0 2 0 2 0 0 2 2 0 0 2 0 2 2 2 0 0 2 0 2 2 0 0 0 0 2 0 2 0 0 0 2 0 2 0 34/0
D: 2 0 0 0 0 2 0 0 0 0 0 2 0 0 0 0 2 2 0 2 2 2 0 0 0 2 0 2 0 0 0 2 0 2 2 0 0 26/0
E: 2 7 8 8 7 8 7 8 8 8 3 0 8 8 8 8 7 6 0 0 2 8 0 1 0 0 0 0 0 0 0 0 4 0 0 2 4 140/0
F: 0 0 2 0 2 0 0 2 0 0 2 2 2 0 2 0 0 2 0 0 2 2 0 0 2 0 0 2 0 0 2 2 2 2 0 2 0 34/0
Total: 13 17 10 12 9 22 9 12 12 18 5 11 22 8 12 10 16 13 0 6 6 16 2 3 4 2 2 9 4 2 4 6 6 8 2 8 6 327/0
Device-Specific Information: g:\hdl_doc\ip\sdram\source\rev_1\sdr_sdram.rpt
sdr_sdram
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
L8 - - - -- INPUT ^ 0 0 0 1 ADDR0
L13 - - E -- INPUT ^ 0 0 0 1 ADDR1
T6 - - - 12 INPUT ^ 0 0 0 1 ADDR2
K15 - - E -- INPUT ^ 0 0 0 1 ADDR3
B6 - - - 11 INPUT ^ 0 0 0 1 ADDR4
T2 - - - 02 INPUT ^ 0 0 0 1 ADDR5
E9 - - - 20 INPUT ^ 0 0 0 1 ADDR6
D10 - - - 23 INPUT ^ 0 0 0 1 ADDR7
B7 - - - 14 INPUT ^ 0 0 0 1 ADDR8
B3 - - - 01 INPUT ^ 0 0 0 1 ADDR9
P4 - - - 05 INPUT ^ 0 0 0 1 ADDR10
D8 - - - 18 INPUT ^ 0 0 0 1 ADDR11
A7 - - - 14 INPUT ^ 0 0 0 1 ADDR12
P3 - - - 03 INPUT ^ 0 0 0 1 ADDR13
T7 - - - 14 INPUT ^ 0 0 0 1 ADDR14
T12 - - - 29 INPUT ^ 0 0 0 1 ADDR15
P16 - - - 36 INPUT ^ 0 0 0 1 ADDR16
P6 - - - 11 INPUT ^ 0 0 0 1 ADDR17
N6 - - - 10 INPUT ^ 0 0 0 1 ADDR18
D15 - - A -- INPUT ^ 0 0 0 1 ADDR19
T5 - - - 09 INPUT ^ 0 0 0 1 ADDR20
B4 - - - 04 INPUT ^ 0 0 0 1 ADDR21
E7 - - - 16 INPUT ^ 0 0 0 1 ADDR22
A9 - - - -- INPUT G ^ 0 0 0 0 CLK
E8 - - - -- INPUT ^ 0 0 0 7 CMD0
R8 - - - -- INPUT ^ 0 0 0 7 CMD1
M9 - - - -- INPUT ^ 0 0 0 7 CMD2
P12 - - - 28 INPUT ^ 0 0 0 1 DATAIN0
N2 - - F -- INPUT ^ 0 0 0 1 DATAIN1
A13 - - - 30 INPUT ^ 0 0 0 1 DATAIN2
R7 - - - 15 INPUT ^ 0 0 0 1 DATAIN3
M8 - - - 16 INPUT ^ 0 0 0 1 DATAIN4
T3 - - - 02 INPUT ^ 0 0 0 1 DATAIN5
M15 - - F -- INPUT ^ 0 0 0 1 DATAIN6
B10 - - - 22 INPUT ^ 0 0 0 1 DATAIN7
A15 - - - 35 INPUT ^ 0 0 0 1 DATAIN8
C5 - - - 09 INPUT ^ 0 0 0 1 DATAIN9
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