📄 generator.fit.rpt
字号:
; Auto Packed Registers -- Stratix/Stratix GX ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Use smart compilation ; Off ; Off ;
+----------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/old_pc_p36n/old_F/xudong/mybook/07tijiao/程序及软件/cht05/s05p04p01/generator.pin.
+--------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------------+
; Total logic elements ; 61 / 10,570 ( < 1 % ) ;
; -- Combinational with no register ; 35 ;
; -- Register only ; 12 ;
; -- Combinational with a register ; 14 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 31 ;
; -- 3 input functions ; 8 ;
; -- 2 input functions ; 9 ;
; -- 1 input functions ; 9 ;
; -- 0 input functions ; 4 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 51 ;
; -- arithmetic mode ; 10 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 10 ;
; -- asynchronous clear/load mode ; 20 ;
; ; ;
; Total registers ; 26 / 13,052 ( < 1 % ) ;
; Total LABs ; 7 / 1,057 ( < 1 % ) ;
; Logic elements in carry chains ; 12 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 19 / 427 ( 4 % ) ;
; -- Clock pins ; 4 / 16 ( 25 % ) ;
; Global signals ; 2 ;
; M512s ; 0 / 94 ( 0 % ) ;
; M4Ks ; 0 / 60 ( 0 % ) ;
; M-RAMs ; 0 / 1 ( 0 % ) ;
; Total memory bits ; 0 / 920,448 ( 0 % ) ;
; Total RAM block bits ; 0 / 920,448 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 48 ( 0 % ) ;
; PLLs ; 0 / 6 ( 0 % ) ;
; Global clocks ; 2 / 16 ( 13 % ) ;
; Regional clocks ; 0 / 16 ( 0 % ) ;
; Fast regional clocks ; 0 / 8 ( 0 % ) ;
; SERDES transmitters ; 0 / 44 ( 0 % ) ;
; SERDES receivers ; 0 / 44 ( 0 % ) ;
; Average interconnect usage ; 0% ;
; Peak interconnect usage ; 0% ;
; Maximum fan-out node ; CLR ;
; Maximum fan-out ; 27 ;
; Highest non-global fan-out signal ; generator_adder:U3|Q[5]~35 ;
; Highest non-global fan-out ; 24 ;
; Total fan-out ; 267 ;
; Average fan-out ; 3.30 ;
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; CE ; C21 ; 3 ; 7 ; 31 ; 4 ; 11 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; CLK ; R25 ; 1 ; 0 ; 12 ; 0 ; 26 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; CLR ; R27 ; 1 ; 0 ; 12 ; 2 ; 27 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[0] ; P27 ; 2 ; 0 ; 19 ; 3 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[1] ; P25 ; 2 ; 0 ; 19 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[2] ; N27 ; 2 ; 0 ; 19 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[3] ; M27 ; 2 ; 0 ; 20 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[4] ; T22 ; 1 ; 0 ; 11 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; DATA[5] ; R26 ; 1 ; 0 ; 12 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; FR ; A22 ; 3 ; 7 ; 31 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; PR ; T27 ; 1 ; 0 ; 12 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
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